JP2015213183A

JP2015213183A - 非プレーナ型トランジスタのフィン製造

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Publication number: JP2015213183A
Application number: JP2015127694A
Authority: JP
Inventors: エム．ジョシ、サブハッシュ; M Joshi Subhash; ハッテンドーフ、マイケル; Hattendorf Michael
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2015-06-25
Filing date: 2015-06-25
Publication date: 2015-11-26

Abstract

【課題】トランジスタのフィンに対する注入の一部が阻止されることのない非プレーナ型トランジスタを有する超小型電子素子の製造方法を提供する。
【解決手段】非プレーナ型トランジスタ１００_１、１００_２内のフィンのドープにおいて、誘電体材料層等のコンフォーマルブロック材料層を用いて注入を行い、非プレーナ型トランジスタのフィンの全体にわたって略均一なドープを行う。
【選択図】図１

Description

本明細書の実施形態は、包括的には、超小型電子素子製造の分野に関し、より詳細には、非プレーナ型トランジスタの製造に関する。

本開示の主題は、本明細書の結論部分において特に示され、かつ明確に請求されている。本開示の上述した特徴及び他の特徴は、添付図面とともに以下の説明及び添付の特許請求の範囲からより完全に明らかとなろう。添付図面は、本開示による幾つかの実施形態のみを示し、したがって、本開示の範囲を限定するものとみなされるべきではないことが理解される。本開示の利点をより容易に確認することができるように、本開示を、添付図面を用いて更に特定し詳細に説明する。

非プレーナ型トランジスタの斜視図である。当該技術分野において既知である、非プレーナ型トランジスタのフィンに注入を行う技法の上面図である。当該技術分野において既知である、非プレーナ型トランジスタのフィンに注入を行う技法の横断面図である。本明細書の一実施形態による、複数の非プレーナ型トランジスタのフィン上へのコンフォーマルブロック層の堆積の横断面図である。本明細書の一実施形態による、図４のコンフォーマルブロック層の一部を除去し、露出した非プレーナ型トランジスタのフィンにドーパントを注入する状態を示す横断面図である。本明細書の一実施形態による、選択した非プレーナ型トランジスタのフィンにコンフォーマルブロック層を用いて注入を行う工程のフローチャートである。

以下の詳細な説明では、請求項に係る主題を実施することができる具体的な実施形態を例として示す添付図面を参照する。これらの実施形態は、当業者が本主題を実施するのを可能にするのに十分に詳細に記載されている。様々な実施形態は、異なっていても、必ずしも相互に排他的であるとは限らないことが理解されるべきである。例えば、１つの実施形態に関連する、本明細書に記載された特定の特徴、構造又は特性を、請求項に係る主題の趣旨及び範囲から逸脱することなく他の実施形態で実施することができる。本明細書において「１つの実施形態」又は「一実施形態」と言及する場合、それは、その実施形態に関連して記載された特定の特徴、構造又は特性が、本発明の範囲に包含される少なくとも１つの実施態様に含まれることを意味する。したがって、「１つの実施形態」又は「一実施形態において」という句が用いられる場合、それは、必ずしも同じ実施形態を指すとは限らない。さらに、各開示された実施形態における個々の要素の位置又は配置を、請求項に係る主題の趣旨及び範囲から逸脱することなく変更することができることが理解されるべきである。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではなく、主題の範囲は、適切に解釈される添付の特許請求の範囲と、添付の特許請求の範囲に権利が与えられる均等物の全範囲とによってのみ定義される。図面において、幾つかの図を通して、同様の数字は同じか若しくは同様の要素又は機能を指し、図面に記載される要素は、必ずしも互いに正確な縮尺であるとは限らず、むしろ、個々の要素は、本明細書の文脈においてそれらの要素をより容易に理解するために、拡大又は縮小されている場合がある。

トライゲートトランジスタ及びＦｉｎＦＥＴ等、非プレーナ型トランジスタの製造では、非プレーナ型半導体本体を使用して、ゲート長が非常に小さい（例えば約３０ｎｍ未満）の完全空乏化が可能なトランジスタを形成することができる。これらの半導体本体は、概してフィン状であり、したがって、一般にトランジスタ「フィン」と呼ばれる。例えば、トライゲートトランジスタでは、トランジスタフィンは、バルク半導体基板又はシリコンオンインシュレーター基板の上に形成された上面及び２つの対向する側壁を有している。半導体本体の上面及び側壁に、ゲート誘電体を形成することができ、半導体本体の上面上のゲート誘電体の上に、かつ半導体本体の側壁の上のゲート誘電体に隣接して、ゲート電極を形成することができる。したがって、ゲート誘電体及びゲート電極が半導体本体の３つの面に隣接しているため、３つの別個のチャネル及びゲートが形成される。３つの別個のチャネルが形成されているため、トランジスタがオンとなるときに半導体本体を完全に空乏化させることができる。ＦｉｎＦＥＴトランジスタに関しては、ゲート材料及び電極は半導体本体の側壁にのみ接触し、それにより、（トライゲートトランジスタの場合の３つではなく）２つの別個のチャネルが形成される。

本明細書の実施形態は、非プレーナ型トランジスタ内のフィンのドープに関する。このドープにおいて、コンフォーマルブロック材料層を用いて、非プレーナ型トランジスタのフィン全体にわたって略均一なドープを行うことができる。

図１は、トランジスタのフィンの上に形成された数個のゲートを含む、数個の非プレーナ型トランジスタ１００_１、１００_２（「セット」として示す）の斜視図であり、トランジスタ１００_１、１００_２は、基板上に形成されている。本開示の一実施形態において、基板１０２は単結晶シリコン基板であってもよい。基板１０２はまた、シリコンオンインシュレーター（「ＳＯＩ」）、ゲルマニウム、ガリウムヒ素、インジウムアンチモン、テルル化鉛、インジウムヒ素、インジウムリン、ガリウムヒ素、ガリウムアンチモン等他のタイプの基板であってもよく、このいずれもケイ素と組み合わせてもよい。

トライゲートトランジスタとして示す非プレーナ型トランジスタ１００_１、１００_２はそれぞれ、トランジスタのフィン１１２_１、１１２_２を含む。トランジスタのフィン１１２_１、１１２_２は、トランジスタのフィン１１２_１同士の間及びトランジスタのフィン１１２_２同士の間にも、非プレーナ型トランジスタ１００_１及び１００_２自体の間にも、酸化ケイ素（ＳｉＯ_２）等の絶縁領域１０４を有してもよい。当業者に理解されるように、絶縁領域１０４は、いかなる既知の製造工程によって形成してもよい。

トランジスタのフィン１１２_１、１１２_２はそれぞれ、上面１１４_１、１１４_２、並びに、一対の横方向に向かい合う側壁、すなわち、側壁１１６_１、１１６_２及び側壁１１６_１、１１６_２それぞれに対向する側壁１１８_１、１１８_２を有してもよい。

図１に更に示すように、トランジスタのフィン１１２_１、１１２_２それぞれの上方に、少なくとも１つのトランジスタゲート１３２_１、１３２_２、１３２_３を形成してもよい。トランジスタゲート１３２_１、１３２_２、１３２_３は、トランジスタのフィンの上面１１４_１、１１４_２の上に又は隣接して、及び、トランジスタのフィンの側壁１１６_１、１１６_２及びこれに対向するトランジスタのフィンの側壁１１８_１、１１８_２の上に又は隣接して、ゲート誘電体層１３４_１、１３４_２を形成することによって製造してもよい。ゲート誘電体層１３４_１、１３４_２それぞれの上に又は隣接して、ゲート電極１３６_１、１３６_２、１３６_３を形成してもよい。本開示の一実施形態において、トランジスタのフィン１１２_１、１１２_２はそれぞれ、トランジスタゲート１３２_１、１３２_２、１３２_３と略垂直な方向に延在している。

ゲート誘電体層１３４_１、１３４_２を、限定されないが、二酸化ケイ素（ＳｉＯ_２）、酸窒化ケイ素（ＳｉＯ_ｘＮ_ｙ）、窒化ケイ素（Ｓｉ_３Ｎ_４）、並びに酸化ハフニウム、酸化ケイ素ハフニウム、酸化ランタン、酸化アルミニウムランタン、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム及び亜鉛ニオブ酸鉛等の高誘電率（high-k）誘電体材料を含む、任意の既知のゲート誘電体材料から形成することができる。当業者に理解されるように、ゲート誘電体層１３４_１、１３４_２は、化学蒸着（「ＣＶＤ」）、物理蒸着（「ＰＶＤ」）、原子層堆積（「ＡＬＤ」）等によってゲート電極材料を堆積させ、その後、既知のフォトリソグラフィ技法及びエッチング技法でゲート電極材料をパターニングすること等、既知の技法によって形成することができる。

ゲート電極１３６_１、１３６_２、１３６_３を、任意の適切なゲート電極材料から形成することができる。本開示の一実施形態において、ゲート電極１３６_１、１３６_２、１３６_３を、限定されないが、ポリシリコン、タングステン、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物及び金属酸化物を含む材料から形成することができる。ゲート電極１３６_１、１３６_２、１３６_３を、当業者に理解されるように、ゲート電極材料をブランケット堆積させ、その後、既知のフォトリソグラフィ技法及びエッチング技法でゲート電極材料をパターニングすること等、既知の技法によって形成することができる。

トランジスタのフィン１１２_１、１１２_２における、ゲート電極１３６_１、１３６_２、１３６_３の互いに向かい合う両側に、それぞれソース領域及びドレイン領域（図示せず）を形成してもよい。ソース及びドレイン領域は、トランジスタのフィン１１２_１、１１２_２にドープを行うことによって形成してもよい。当業者に理解されるように、ドープは、半導体材料の導電性及び電子的特性を変化させる目的でその中に不純物を導入する工程である。これは一般に、「ドーパント」と総称されるＰ型イオン（例えばホウ素）かＮ型イオン（例えばリン）かのどちらかをイオン注入することによって行われる。

トランジスタのフィン１１２_１、１１２_２の高さＨ（図３参照）に沿って均一なドープを行うために、ドーパントをトランジスタのフィン１１２_１、１１２_２の両側から（例えば側壁１１６_１／１１６_２に向かって、及び側壁１１８_１／１１８_２に向かって）ある角度（図３及び図５の矢印１４４、１４６として示す）をなすようにトランジスタのフィン１１２_１、１１２_２に注入してもよい。トランジスタのフィン１１２_１、１１２_２の両側から或る角度をなすようにドーパントを注入することによって、ドーパントは主として、横方向に向かい合う側壁の対、例えばトランジスタのフィンの側壁１１６_１、１１８_１及びこれらそれぞれに対向するトランジスタのフィンの側壁１１６_２、１１８_２（図１参照）を通して注入される。当業者に理解されるように、トランジスタのフィン１１２_１、１１２_２の両側から同一の注入を行うことによって、トランジスタのフィン１１２_１、１１２_２の高さＨ（図３参照）全体にわたって、均一なドープを行うことができるが、これは非プレーナ型トランジスタ（例えば図１の非プレーナ型トランジスタ１００_１、１００_２）の性能を最適にするために不可欠であるかもしれない。注入は、基板１０２に垂直であってもよい、すなわち、トランジスタのフィンの上面１１４_１、１１４_２に略一直線に注入されてもよい、ということがわかっている。

図２及び図３に示すように、従来のドーパント注入工程においては、ドーパントを注入しないことになっている領域（トランジスタのフィン１１２_１として示す）は、フォトレジスト材料等のブロック材料１４２でできた比較的厚い層で覆ってもよい。明確にする目的で、図１に示す絶縁領域１０４及び基板１０２のどちらも、図２及び図３には示しておらず、ゲート電極は単に要素１３６と呼ぶ。

ブロック材料層１４２は、既知の堆積及びリソグラフィ技法で形成してもよく、その技法において、ブロック材料層１４２は構造全体の全てにわたって堆積してもよく、その後リソグラフィ技法でエッチマスクを形成し、ブロック材料層１４２の各部分をエッチングによって除去し所望の領域（トランジスタのフィン１１２_２）を露出する。しかし、ブロック材料層１４２があるとトランジスタのフィン１１２_１に対する注入をうまく阻止することができるが、ブロック材料層１４２が比較的厚いために、注入が所望されるトランジスタのフィン１１２_２への注入もまた、部分的に遮られ阻止される可能性がある。阻止されるイオン注入を点線矢印１４６として示す。阻止されないイオン注入を実線矢印１４４として示す。

図３においてわかるように、トランジスタのフィン１１２_２に対する注入が一部阻止される（すなわち、矢印１４６）と、結果として、不所望に、トランジスタのフィン１１２_２の高さＨに沿ってドープが不均一になる可能性がある。この問題に対する解決策の１つは、露出した領域と露出しない領域との間の間隔を広くして、トランジスタのフィン１１２_２に対する注入が阻止されないようにする、というものであろう。しかし、当業者に理解されるように、そのような解決策は、超小型電子素子のサイズを絶えず小さくしていくという要求に反する。

図４及び図５は、本明細書の一実施形態を示す。図４に示すように、ブロック層１４８は、トランジスタのフィン１１２_１、１１２_２を覆ってコンフォーマルに堆積してもよい。当業者に理解されるように、コンフォーマルに堆積すると、結果として、トランジスタのフィン１１２_１、１１２_２の表面上（例えば、それぞれ上面１１４_１及び側壁１１６_１、１１８_１の上、並びにそれぞれ上面１１４_２及び側壁１１６_２、１１８_２の上）でのコンフォーマルブロック材料層１４８の厚さが略同じになる。明確にする目的で、図１に示す絶縁領域１０４及び基板１０２のどちらも、図４及び図５には示しておらず、ゲート電極は単に要素１３６と呼ぶ。

コンフォーマルブロック材料層１４８は、選択したドーパントの注入を阻止できるいかなる材料を含んでもよい。一実施形態において、コンフォーマルブロック材料層１４８は、限定されないが、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、シアン化ケイ素、及び酸シアン化シリコンを含む誘電体材料層であってもよい。理解されるように、原子層堆積した窒化チタンを含む金属等他の材料もまた、コンフォーマルブロック材料層１４８として用いてもよい。コンフォーマルブロック材料層１４８は、限定されないが、化学蒸着（「ＣＶＤ」）、原子層堆積（「ＡＬＤ」）、等を含む既知のコンフォーマル堆積技法で形成してもよい。コンフォーマルブロック材料層１４８は、十分厚くて注入材料を阻止することができるべきである、ということがわかっている。一実施形態において、コンフォーマルブロック材料層１４８は２ｎｍよりも厚くてもよい。さらに、コンフォーマルブロック材料層１４８は、十分薄くてトランジスタのフィン（例えば要素１１４_１、１１４_２）同士の間にコンフォーマル層を形成することができるべきである。例えば、トランジスタのフィン同士が４０ｎｍ離れている場合には、コンフォーマルブロック材料１４８は厚さが約２０ｎｍよりも薄くあるべきである。

図５に示すように、コンフォーマルブロック材料層１４８の一部を除去して、注入を所望するトランジスタのフィン（例えばトランジスタのフィン１１２_２）を露出してもよい。当業者に理解されるように、これは、リソグラフィ技法でエッチマスクを形成しコンフォーマルブロック材料層１４８の選択した各部分をエッチングによって除去することによって行うことができる。

図５においてわかるように、コンフォーマルブロック材料層１４８によって、トランジスタのフィン１１２_２の高さＨに沿って均一なドープを行うことができる。トランジスタのフィン１１２_２の両側から（例えば側壁１１６_１／１１６_２に向かって、及び側壁１１８_１／１１８_２に向かって）ドーパントイオンを均等に注入することができるからである。阻止される注入を点線矢印１４６として示し、阻止されない注入を実線矢印１４４として示す。

ドーパントイオン注入中にコンフォーマルブロック材料層１４８を用いる一工程の一実施形態を、図６のフローチャート２００に示す。ブロック２１０に規定するように、非プレーナ型トランジスタにおけるトランジスタのフィン上にコンフォーマルブロック層を形成してもよい。ブロック２２０に規定するように、コンフォーマルブロック層上の少なくとも１つの領域において、フォトレジスト材料をパターニングしてもよい。ブロック２３０に規定するように、フォトレジスト材料に覆われていない少なくとも１つの領域において、エッチング等によってコンフォーマルブロック層を除去して、イオン注入によってドープされることになっている少なくとも１つのトランジスタのフィンを露出してもよい。ブロック２４０に規定するように、フォトレジスト材料を除去してもよい。ブロック２５０に規定するように、次に少なくとも１つのトランジスタのフィンをイオン注入によってドープしてもよい。ブロック２６０に規定するように、次にコンフォーマルブロック材料層を除去してもよい。

本明細書の主題は、必ずしも図４〜図５に示す具体的な用途に限定されないことが理解される。当業者に理解されるように、本主題を、他の超小型電子素子製造の用途に適用することができる。さらに、本主題を、超小型電子素子製造分野以外の好適な用途に適用することができる。

このように本発明の実施形態を詳細に説明したが、本発明の多くの明らかな変形形態が、本発明の趣旨又は範囲から逸脱することなくあり得るので、添付の特許請求の範囲によって定義される発明は、上記説明に示される特定の詳細によって限定されるべきではないことが理解される。
（項目１）
非プレーナ型トランジスタにおいて、複数のトランジスタのフィン上にコンフォーマルブロック材料層を形成することと、
上記コンフォーマルブロック材料層の一部を除去して、上記複数のトランジスタのフィンのうちの少なくとも１つを露出することと、
上記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことと、
上記コンフォーマルブロック材料層を除去することと、
を含む方法。
（項目２）
コンフォーマルブロック層を形成することは、コンフォーマル誘電体ブロック材料層を形成することを含む、項目１に記載の方法。
（項目３）
コンフォーマル誘電体ブロック層を形成することは、コンフォーマル誘電体ブロック材料層を形成することを含む、項目２に記載の方法。
（項目４）
上記コンフォーマルブロック材料層の一部を除去して、上記複数のトランジスタのフィンのうちの少なくとも１つを露出することは、
上記コンフォーマルブロック材料層のうちの少なくとも１つの部分上にフォトレジスト材料をパターニングすることと、
上記フォトレジスト材料に覆われていない領域において上記コンフォーマルブロック材料層をエッチングすることと、
上記フォトレジスト材料を除去することと、
を含む、項目１に記載の方法。
（項目５）
上記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンに斜めイオン注入を行うことを含む、項目１に記載の方法。
（項目６）
上記少なくとも１つの露出したトランジスタのフィンに斜めイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンの対向する側壁に斜めイオン注入を行うことを含む、項目５に記載の方法。
（項目７）
上記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンにＰ型イオン注入を行うことを含む、項目１に記載の方法。
（項目８）
上記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンにＮ型イオン注入を行うことを含む、項目１に記載の方法。
（項目９）
複数のトランジスタのフィンを有する非プレーナ型トランジスタを形成することと、
上記複数のトランジスタのフィンのうちの少なくとも１つがコンフォーマルブロック材料層で覆われ上記複数のトランジスタのフィンのうちの少なくとも１つが上記コンフォーマルブロック材料層で覆われていないように、上記複数のトランジスタのフィン上に上記コンフォーマルブロック材料層を形成することと、
上記コンフォーマルブロック材料層で覆われていない上記少なくとも１つのトランジスタのフィンにイオン注入を行うことと、
を含む方法。
（項目１０）
上記コンフォーマルブロック材料層を形成することは、
複数のトランジスタのフィン上に上記コンフォーマルブロック材料層を堆積することと、
上記コンフォーマルブロック材料層の一部を除去して、上記複数のトランジスタのフィンのうちの少なくとも１つを露出することと
を含む、項目９に記載の方法。
（項目１１）
上記コンフォーマルブロック材料層の一部を除去して、上記複数のトランジスタのフィンのうちの少なくとも１つを露出することは、
上記コンフォーマルブロック材料層のうちの少なくとも１つの部分上にフォトレジスト材料をパターニングすることと、
上記フォトレジスト材料に覆われていない領域において上記コンフォーマルブロック材料層をエッチングすることと
を含む、項目１０に記載の方法。
（項目１２）
上記コンフォーマルブロック材料層を除去することを更に含む、項目９に記載の方法。
（項目１３）
上記コンフォーマルブロック材料層を形成することは、コンフォーマル誘電体ブロック材料層を形成することを含む、項目９に記載の方法。
（項目１４）
上記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンに斜めイオン注入を行うことを含む、項目９に記載の方法。
（項目１５）
上記少なくとも１つの露出したトランジスタのフィンに斜めイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンの対向する複数の側壁に斜めイオン注入を行うことを含む、項目１４に記載の方法。
（項目１６）
上記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンにＰ型イオン注入を行うことを含む、項目９に記載の方法。
（項目１７）
上記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンにＮ型イオン注入を行うことを含む、項目９に記載の方法。
（項目１８）
複数のトランジスタのフィンを有する少なくとも１つの非プレーナ型トランジスタ
を備える超小型電子素子であって、
上記複数のトランジスタのフィンのうちの少なくとも１つは、上記トランジスタのフィンの高さに沿って略均一にイオンドープされ、
上記ドープは、
上記複数のトランジスタのフィンのうちの少なくとも１つがコンフォーマルブロック材料層で覆われ上記複数のトランジスタのフィンのうちの少なくとも１つが上記コンフォーマルブロック材料層で覆われていないように、上記複数のトランジスタのフィン上にコンフォーマルブロック材料層を形成することと、
上記コンフォーマルブロック材料層で覆われていない上記少なくとも１つのトランジスタのフィンにイオン注入を行うことと、
を含むプロセスによって行われる、超小型電子素子。
（項目１９）
上記コンフォーマルブロック材料層を形成することは、
複数のトランジスタのフィン上に上記コンフォーマルブロック材料層を堆積することと、
上記コンフォーマルブロック材料層の一部を除去して、上記複数のトランジスタのフィンのうちの少なくとも１つを露出することと、
を含む、項目１８に記載の超小型電子素子。
（項目２０）
上記コンフォーマルブロック材料層の一部を除去して、上記複数のトランジスタのフィンのうちの少なくとも１つを露出することは、
上記コンフォーマルブロック材料層の少なくとも１つの部分上にフォトレジスト材料をパターニングすることと、
上記フォトレジスト材料に覆われていない領域において上記コンフォーマルブロック材料層をエッチングすることと、
を含む、項目１９に記載の超小型電子素子。
（項目２１）
上記コンフォーマルブロック材料層を除去することを更に含む、項目１８に記載の超小型電子素子。
（項目２２）
上記コンフォーマルブロック材料層を形成することは、コンフォーマル誘電体ブロック材料層を形成することを含む、項目１８に記載の超小型電子素子。
（項目２３）
上記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンに斜めイオン注入を行うことを含む、項目１８に記載の超小型電子素子。
（項目２４）
上記少なくとも１つの露出したトランジスタのフィンに斜めイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンの対向する複数の側壁に斜めイオン注入を行うことを含む、項目２３に記載の超小型電子素子。
（項目２５）
上記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンにＰ型イオン注入を行うことを含む、項目１８に記載の超小型電子素子。
（項目２６）
上記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、上記少なくとも１つの露出したトランジスタのフィンにＮ型イオン注入を行うことを含む、項目１８に記載の超小型電子素子。

Claims

非プレーナ型トランジスタにおいて、複数のトランジスタのフィン上にコンフォーマルブロック材料層を形成することと、
前記コンフォーマルブロック材料層の一部を除去して、前記複数のトランジスタのフィンのうちの少なくとも１つを露出することと、
前記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことと、
前記コンフォーマルブロック材料層を除去することと、
を含み、
前記コンフォーマルブロック材料層の一部を除去して、前記複数のトランジスタのフィンのうちの少なくとも１つを露出することは、
前記コンフォーマルブロック材料層のうちの少なくとも１つの部分上にフォトレジスト材料をパターニングすることと、
前記フォトレジスト材料に覆われていない領域において前記コンフォーマルブロック材料層をエッチングすることと、
前記フォトレジスト材料を除去することと、
を含み、
前記複数のトランジスタのフィンのうちの露出された前記少なくとも１つに対して、前記トランジスタのフィンの高さ方向に沿って均一に、かつ、前記トランジスタのフィンの上面に前記イオン注入がされる
非プレーナ型トランジスタのフィンの製造方法。
コンフォーマルブロック材料層を形成することは、コンフォーマル誘電体ブロック材料層を形成することを含む、請求項１に記載の非プレーナ型トランジスタのフィンの製造方法。
前記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも１つの露出したトランジスタのフィンに斜めイオン注入を行うことを含む、請求項１または２に記載の非プレーナ型トランジスタのフィンの製造方法。
前記少なくとも１つの露出したトランジスタのフィンに斜めイオン注入を行うことは、前記少なくとも１つの露出したトランジスタのフィンの対向する複数の側壁に斜めイオン注入を行うことを含む、請求項３に記載の非プレーナ型トランジスタのフィンの製造方法。
前記コンフォーマルブロック材料層は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、シアン化ケイ素、及び酸シアン化シリコンのいずれか一つを含む
請求項１から４のいずれか一項に記載の非プレーナ型トランジスタのフィンの製造方法。
前記コンフォーマルブロック材料層は、２ｎｍから２０ｎｍの厚みを有する
請求項１から５のいずれか一項に記載の非プレーナ型トランジスタのフィンの製造方法。
複数のトランジスタのフィンを有する非プレーナ型トランジスタを形成することと、
前記複数のトランジスタのフィンのうちの少なくとも１つがコンフォーマルブロック材料層で覆われ前記複数のトランジスタのフィンのうちの少なくとも１つが前記コンフォーマルブロック材料層で覆われていないように、前記複数のトランジスタのフィン上に前記コンフォーマルブロック材料層を形成することと、
前記コンフォーマルブロック材料層で覆われていない前記少なくとも１つのトランジスタのフィンにイオン注入を行うことと、
を含み、
前記コンフォーマルブロック材料層の一部を除去して、前記複数のトランジスタのフィンのうちの少なくとも１つを露出することは、
前記コンフォーマルブロック材料層のうちの少なくとも１つの部分上にフォトレジスト材料をパターニングすることと、
前記フォトレジスト材料に覆われていない領域において前記コンフォーマルブロック材料層をエッチングすることと
を含み、
前記複数のトランジスタのフィンのうちの露出された前記少なくとも１つに対して、前記トランジスタのフィンの高さ方向に沿って均一に、かつ、前記トランジスタのフィンの上面に前記イオン注入がされる
非プレーナ型トランジスタのフィンの製造方法。
前記コンフォーマルブロック材料層を形成することは、
複数のトランジスタのフィン上に前記コンフォーマルブロック材料層を堆積することと、
前記コンフォーマルブロック材料層の一部を除去して、前記複数のトランジスタのフィンのうちの少なくとも１つを露出することと
を含む、請求項７に記載の非プレーナ型トランジスタのフィンの製造方法。
前記コンフォーマルブロック材料層を除去することを更に含む、請求項７または８に記載の非プレーナ型トランジスタのフィンの製造方法。
コンフォーマルブロック材料層を形成することは、コンフォーマル誘電体ブロック材料層を形成することを含む、請求項７から９の何れか一項に記載の非プレーナ型トランジスタのフィンの製造方法。
前記少なくとも１つの露出したトランジスタのフィンにイオン注入を行うことは、前記少なくとも１つの露出したトランジスタのフィンに斜めイオン注入を行うことを含む、請求項７から１０の何れか一項に記載の非プレーナ型トランジスタのフィンの製造方法。
前記少なくとも１つの露出したトランジスタのフィンに斜めイオン注入を行うことは、前記少なくとも１つの露出したトランジスタのフィンの対向する複数の側壁に斜めイオン注入を行うことを含む、請求項１１に記載の非プレーナ型トランジスタのフィンの製造方法。
前記コンフォーマルブロック材料層は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、シアン化ケイ素、及び酸シアン化シリコンのいずれか一つを含む
請求項７から１２のいずれか一項に記載の非プレーナ型トランジスタのフィンの製造方法。
前記コンフォーマルブロック材料層は、２ｎｍから２０ｎｍの厚みを有する
請求項７から１３のいずれか一項に記載の非プレーナ型トランジスタのフィンの製造方法。