JP2001036071A5 - - Google Patents
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Description
【０００２】
【従来の技術】
図３は、従来のトレンチ構造を有するＭＯＳ半導体装置の製造方法の一つを示すもので、例えば、特開平１１―２６７５８号公報に開示されるものである。
半導体基板であるｎドレイン層１の表面層にｐ形不純物（ほう素）イオンの注入、熱処理によりｐチャネル領域２を形成し、更にこのｐチャネル領域２表面にトレンチ形成のために酸化膜１１を形成し、リソグラフィにより、この酸化膜１１をパターニングする［図３（ａ）］。
【従来の技術】
図３は、従来のトレンチ構造を有するＭＯＳ半導体装置の製造方法の一つを示すもので、例えば、特開平１１―２６７５８号公報に開示されるものである。
半導体基板であるｎドレイン層１の表面層にｐ形不純物（ほう素）イオンの注入、熱処理によりｐチャネル領域２を形成し、更にこのｐチャネル領域２表面にトレンチ形成のために酸化膜１１を形成し、リソグラフィにより、この酸化膜１１をパターニングする［図３（ａ）］。
【０００５】
【課題を解決するための手段】
本発明の一態様によれば、半導体基板表面に酸化膜からなる所定パターンのマスク材を形成する工程と、前記マスク材を用いて前記半導体基板にトレンチを形成する工程と、等方性エッチングにより前記マスク材を後退させて前記トレンチ開口付近の前記半導体表面を露出させ、前記露出領域および前記トレンチ内部の表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜の形成後に、前記露出領域および前記トレンチ底部の前記半導体基板表面に前記半導体基板と同じ極性を持つ不純物をイオン注入する工程と、前記犠牲酸化膜を全て剥離した後、熱酸化により少なくとも前記トレンチ内部から前記露出領域表面にまで延在するゲート絶縁膜を形成するとともに、前記露出領域および前記トレンチ底部に注入された前記不純物イオンを活性化させて前記露出領域にソース領域、前記トレンチ底部にウェル領域を同時に形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
また、本発明の別の一態様によれば、高濃度の不純物を含んだ第一導電型の半導体基板の上に、第一導電型で不純物濃度が前記半導体基板よりも低い半導体層からなるドレイン領域と、前記ドレイン領域の表面にさらに前記ドレイン領域とは逆極性となる第二導電型のベース層とを形成し、前記ベース層の表面に酸化膜からなる所定パターンのマスク材を形成する工程と、前記マスク材を用いて前記半導体基板にトレンチを形成する工程と、等方性エッチングにより前記マスク材を後退させて前記トレンチ開口付近の前記半導体表面を露出させる工程と、前記露出領域および前記トレンチ内部の表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜の形成後に、前記露出領域および前記ドレイン領域に掛かった前記トレンチ底部に前記第一導電型の極性を持つ不純物をイオン注入する工程と、前記犠牲酸化膜を全て剥離した後、熱酸化により少なくとも前記トレンチ内部から前記露出領域表面にまで延在するゲート絶縁膜を形成するとともに、前記露出領域および前記トレンチ底部に注入された前記不純物イオンを活性化させて前記露出領域にソース領域、前記トレンチ底部にウェル領域を同時に形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
また、本発明のさらに別の一態様によれば、高濃度の不純物を含んだ第一導電型の半導体基板の上に、第一導電型で不純物濃度が前記半導体基板よりも低い半導体層からなるドレイン領域と、前記ドレイン領域の表面にさらに前記ドレイン領域とは逆極性となる第二導電型のベース層とを形成し、前記ベース層の表面に酸化膜からなる所定パターンのマスク材を形成する工程と、前記マスク材を用いて前記半導体基板に低濃度のドレイン領域を越える深さのトレンチを形成する工程と、等方性エッチングにより前記マスク材を後退させて前記トレンチ開口付近の前記半導体表面を露出させる工程と、前記露出領域および前記トレンチ内部の表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜の形成後に、前記露出領域および前記ドレイン領域に掛かった前記トレンチ底部に前記第一導電型の極性を持つ不純物をイオン注入する工程と、前記犠牲酸化膜を全て剥離した後、熱酸化により少なくとも前記トレンチ内部から前記露出領域表面にまで延在するゲート絶縁膜を形成するとともに、前記露出領域および前記トレンチ底部に注入された前記不純物イオンを活性化させて前記露出領域にソース領域、前記トレンチ底部にウェル領域を同時に形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【課題を解決するための手段】
本発明の一態様によれば、半導体基板表面に酸化膜からなる所定パターンのマスク材を形成する工程と、前記マスク材を用いて前記半導体基板にトレンチを形成する工程と、等方性エッチングにより前記マスク材を後退させて前記トレンチ開口付近の前記半導体表面を露出させ、前記露出領域および前記トレンチ内部の表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜の形成後に、前記露出領域および前記トレンチ底部の前記半導体基板表面に前記半導体基板と同じ極性を持つ不純物をイオン注入する工程と、前記犠牲酸化膜を全て剥離した後、熱酸化により少なくとも前記トレンチ内部から前記露出領域表面にまで延在するゲート絶縁膜を形成するとともに、前記露出領域および前記トレンチ底部に注入された前記不純物イオンを活性化させて前記露出領域にソース領域、前記トレンチ底部にウェル領域を同時に形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
また、本発明の別の一態様によれば、高濃度の不純物を含んだ第一導電型の半導体基板の上に、第一導電型で不純物濃度が前記半導体基板よりも低い半導体層からなるドレイン領域と、前記ドレイン領域の表面にさらに前記ドレイン領域とは逆極性となる第二導電型のベース層とを形成し、前記ベース層の表面に酸化膜からなる所定パターンのマスク材を形成する工程と、前記マスク材を用いて前記半導体基板にトレンチを形成する工程と、等方性エッチングにより前記マスク材を後退させて前記トレンチ開口付近の前記半導体表面を露出させる工程と、前記露出領域および前記トレンチ内部の表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜の形成後に、前記露出領域および前記ドレイン領域に掛かった前記トレンチ底部に前記第一導電型の極性を持つ不純物をイオン注入する工程と、前記犠牲酸化膜を全て剥離した後、熱酸化により少なくとも前記トレンチ内部から前記露出領域表面にまで延在するゲート絶縁膜を形成するとともに、前記露出領域および前記トレンチ底部に注入された前記不純物イオンを活性化させて前記露出領域にソース領域、前記トレンチ底部にウェル領域を同時に形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
また、本発明のさらに別の一態様によれば、高濃度の不純物を含んだ第一導電型の半導体基板の上に、第一導電型で不純物濃度が前記半導体基板よりも低い半導体層からなるドレイン領域と、前記ドレイン領域の表面にさらに前記ドレイン領域とは逆極性となる第二導電型のベース層とを形成し、前記ベース層の表面に酸化膜からなる所定パターンのマスク材を形成する工程と、前記マスク材を用いて前記半導体基板に低濃度のドレイン領域を越える深さのトレンチを形成する工程と、等方性エッチングにより前記マスク材を後退させて前記トレンチ開口付近の前記半導体表面を露出させる工程と、前記露出領域および前記トレンチ内部の表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜の形成後に、前記露出領域および前記ドレイン領域に掛かった前記トレンチ底部に前記第一導電型の極性を持つ不純物をイオン注入する工程と、前記犠牲酸化膜を全て剥離した後、熱酸化により少なくとも前記トレンチ内部から前記露出領域表面にまで延在するゲート絶縁膜を形成するとともに、前記露出領域および前記トレンチ底部に注入された前記不純物イオンを活性化させて前記露出領域にソース領域、前記トレンチ底部にウェル領域を同時に形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態につき図１および図２を参照しながら説明する。
図１および図２はトレンチ型ＭＯＳＦＥＴの製造方法を示し、主な製造工程ごとの断面図である。
半導体基板は、ｎ＋基板（ドレイン層）１ａ上にｎ−エピタキシャル成長層（ドレイン層）１ｂを形成してドレイン層１を構成する。このドレイン層１表面にさらに熱拡散技術によりチャネル領域となるｐベース２を形成する。さらにその表面には、図１（ａ）に示すようにトレンチを形成するために酸化膜１１を形成し、リソグラフィ技術によりパターニングする。
この酸化膜１１は、まず、熱酸化法によりｐベース２上に膜厚が約0.1μｍの酸化シリコン膜（ＳｉＯ２）を形成し、つづいてその酸化シリコン膜の上にＣＶＤ法により膜厚が約0.6μｍの酸化シリコン膜（ＳｉＯ２）を堆積させて形成したものである。尚、この酸化膜１１の形成方法として他にもｐベース２上に直接ＣＶＤ法によるＳｉＯ２膜を堆積させたり、ＳｉＮ膜を形成する場合もある。あるいは酸化膜を全て熱酸化法で形成することでも可能である。
つぎに、この酸化膜１１をトレンチ形成用マスクとして用い、 ドライエッチングであるＲＩＥ （リアクティブエッチング）により半導体基板にトレンチ８を形成する。このトレンチ８は図１（ｂ）に示すように半導体基板のｎ＋基板１ａ（ドレイン）領域に達する深さの溝となるように形成する。
【発明の実施の形態】
以下、本発明の実施の形態につき図１および図２を参照しながら説明する。
図１および図２はトレンチ型ＭＯＳＦＥＴの製造方法を示し、主な製造工程ごとの断面図である。
半導体基板は、ｎ＋基板（ドレイン層）１ａ上にｎ−エピタキシャル成長層（ドレイン層）１ｂを形成してドレイン層１を構成する。このドレイン層１表面にさらに熱拡散技術によりチャネル領域となるｐベース２を形成する。さらにその表面には、図１（ａ）に示すようにトレンチを形成するために酸化膜１１を形成し、リソグラフィ技術によりパターニングする。
この酸化膜１１は、まず、熱酸化法によりｐベース２上に膜厚が約0.1μｍの酸化シリコン膜（ＳｉＯ２）を形成し、つづいてその酸化シリコン膜の上にＣＶＤ法により膜厚が約0.6μｍの酸化シリコン膜（ＳｉＯ２）を堆積させて形成したものである。尚、この酸化膜１１の形成方法として他にもｐベース２上に直接ＣＶＤ法によるＳｉＯ２膜を堆積させたり、ＳｉＮ膜を形成する場合もある。あるいは酸化膜を全て熱酸化法で形成することでも可能である。
つぎに、この酸化膜１１をトレンチ形成用マスクとして用い、 ドライエッチングであるＲＩＥ （リアクティブエッチング）により半導体基板にトレンチ８を形成する。このトレンチ８は図１（ｂ）に示すように半導体基板のｎ＋基板１ａ（ドレイン）領域に達する深さの溝となるように形成する。
Claims (4)
- 半導体基板表面に酸化膜からなる所定パターンのマスク材を形成する工程と、
前記マスク材を用いて前記半導体基板にトレンチを形成する工程と、
等方性エッチングにより前記マスク材を後退させて前記トレンチ開口付近の前記半導体表面を露出させ、前記露出領域および前記トレンチ内部の表面に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜の形成後に、前記露出領域および前記トレンチ底部の前記半導体基板表面に前記半導体基板と同じ極性を持つ不純物をイオン注入する工程と、
前記犠牲酸化膜を全て剥離した後、熱酸化により少なくとも前記トレンチ内部から前記露出領域表面にまで延在するゲート絶縁膜を形成するとともに、前記露出領域および前記トレンチ底部に注入された前記不純物イオンを活性化させて前記露出領域にソース領域、前記トレンチ底部にウェル領域を同時に形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 高濃度の不純物を含んだ第一導電型の半導体基板の上に、第一導電型で不純物濃度が前記半導体基板よりも低い半導体層からなるドレイン領域と、前記ドレイン領域の表面にさらに前記ドレイン領域とは逆極性となる第二導電型のベース層とを形成し、前記ベース層の表面に酸化膜からなる所定パターンのマスク材を形成する工程と、
前記マスク材を用いて前記半導体基板にトレンチを形成する工程と、
等方性エッチングにより前記マスク材を後退させて前記トレンチ開口付近の前記半導体表面を露出させる工程と、
前記露出領域および前記トレンチ内部の表面に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜の形成後に、前記露出領域および前記ドレイン領域に掛かった前記トレンチ底部に前記第一導電型の極性を持つ不純物をイオン注入する工程と、
前記犠牲酸化膜を全て剥離した後、熱酸化により少なくとも前記トレンチ内部から前記露出領域表面にまで延在するゲート絶縁膜を形成するとともに、前記露出領域および前記トレンチ底部に注入された前記不純物イオンを活性化させて前記露出領域にソース領域、前記トレンチ底部にウェル領域を同時に形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 高濃度の不純物を含んだ第一導電型の半導体基板の上に、第一導電型で不純物濃度が前記半導体基板よりも低い半導体層からなるドレイン領域と、前記ドレイン領域の表面にさらに前記ドレイン領域とは逆極性となる第二導電型のベース層とを形成し、前記ベース層の表面に酸化膜からなる所定パターンのマスク材を形成する工程と、
前記マスク材を用いて前記半導体基板に低濃度のドレイン領域を越える深さのトレンチを形成する工程と、
等方性エッチングにより前記マスク材を後退させて前記トレンチ開口付近の前記半導体表面を露出させる工程と、
前記露出領域および前記トレンチ内部の表面に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜の形成後に、前記露出領域および前記ドレイン領域に掛かった前記トレンチ底部に前記第一導電型の極性を持つ不純物をイオン注入する工程と、
前記犠牲酸化膜を全て剥離した後、熱酸化により少なくとも前記トレンチ内部から前記露出領域表面にまで延在するゲート絶縁膜を形成するとともに、前記露出領域および前記トレンチ底部に注入された前記不純物イオンを活性化させて前記露出領域にソース領域、前記トレンチ底部にウェル領域を同時に形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記ソース領域を形成する不純物は砒素であり、かつ不純物ドーズ量は５×１０ １４ ／ｃｍ ２ 以上とし、かつゲート酸化膜を形成する条件として、水素燃焼酸化が用いられ、酸化温度は１０００°Ｃ以下で行うようにしたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
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|---|---|---|---|
| JP11202505A JP2001036071A (ja) | 1999-07-16 | 1999-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202505A JP2001036071A (ja) | 1999-07-16 | 1999-07-16 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001036071A JP2001036071A (ja) | 2001-02-09 |
| JP2001036071A5 true JP2001036071A5 (ja) | 2004-12-24 |
Family
ID=16458604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11202505A Pending JP2001036071A (ja) | 1999-07-16 | 1999-07-16 | 半導体装置の製造方法 |
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| DE10258443A1 (de) | 2001-12-18 | 2003-07-03 | Fuji Electric Co Ltd | Halbleiterbauelement |
| KR100886809B1 (ko) * | 2002-07-22 | 2009-03-04 | 페어차일드코리아반도체 주식회사 | 깊은 트랜치 터미네이션을 갖는 고전압 반도체 소자 및 그제조 방법 |
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| JPH01310557A (ja) * | 1988-06-09 | 1989-12-14 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
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| US5814858A (en) * | 1996-03-15 | 1998-09-29 | Siliconix Incorporated | Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer |
| JPH09283535A (ja) * | 1996-04-18 | 1997-10-31 | Toyota Motor Corp | 半導体装置の製造方法 |
| JP2917922B2 (ja) * | 1996-07-15 | 1999-07-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3915180B2 (ja) * | 1997-07-03 | 2007-05-16 | 富士電機デバイステクノロジー株式会社 | トレンチ型ｍｏｓ半導体装置およびその製造方法 |
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- 1999-07-16 JP JP11202505A patent/JP2001036071A/ja active Pending
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