JP3405664B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
製造方法、特にそのゲート絶縁膜の改良に関するもので
ある。
発性半導体メモリ(EEPROM)に代表されるよう
な、ゲート酸化膜がトンネル酸化膜として利用される素
子では、書き込み及び消去の際に10MV/cmを上回
る高い電界がゲート酸化膜に印加される。ゲート絶縁膜
に上記のような高い電界が印加されることによって、電
界から高いエネルギーを得た電子が通過するために、ゲ
ート絶縁膜に対しては高い絶縁破壊耐性が要求される。
また、論理演算素子に用いられるトランジスタにおいて
は、低消費電力化のために、膜厚が5nm以下のゲート
酸化膜が要求されている。
フッ素(F)原子を添加することが、絶縁破壊耐性の向
上等、ゲート酸化膜の高信頼性化のために有効であると
されている。しかしながら、F原子を過剰にゲート酸化
膜中に導入すると、電子トラップが増加して、素子特性
や信頼性がかえって低下してしまうという問題がある。
絶縁膜へのフッ素の添加はゲート絶縁膜の高信頼性化に
対して有効であるが、フッ素の導入量が多すぎると電子
トラップが増加し、素子特性や信頼性に悪影響を与える
という問題点があった。
たものであり、ゲート絶縁膜の信頼性を高め、素子特性
や信頼性の向上をはかることが可能な半導体装置及びそ
の製造方法を提供することを目的とする。
は、半導体上にハロゲン元素が含有された絶縁膜(ゲー
ト絶縁膜)を介して形成された電極(ゲート電極)と、
この電極の両端部に対応して形成された一対の不純物拡
散領域(ソース・ドレイン領域)とを有し、前記一対の
不純物拡散領域の少なくとも一方の近傍の前記絶縁膜に
含有されたハロゲン元素の濃度が前記一対の不純物拡散
領域間中央部近傍の前記絶縁膜に含有されたハロゲン元
素の濃度よりも高いことを特徴とする。
導体上に絶縁膜を介して形成された電極と、この電極の
両端部に対応して形成された一対の不純物拡散領域とを
有する半導体装置の製造方法において、前記一対の不純
物拡散領域の少なくとも一方の近傍の前記絶縁膜に前記
一対の不純物拡散領域間中央部近傍の前記絶縁膜よりも
高濃度のハロゲン元素を含有させることを特徴とする。
領域の両領域近傍のゲート絶縁膜に対してそれぞれ高濃
度で含有されていてもよいが、少なくとも一方、特にド
レイン領域近傍のゲート絶縁膜に高濃度で含有されてい
ればよい。
を得るドレイン領域近傍のゲート絶縁膜に対しては、ハ
ロゲン元素の濃度を高くすることにより、絶縁破壊耐性
の向上がはかられ、ソース・ドレイン領域に挟まれたチ
ャネル領域上のゲート絶縁膜に対しては、ハロゲン元素
の濃度を低くすることにより、電子トラップの増加を抑
制することができる。このように、ゲート絶縁膜中のハ
ロゲン元素濃度に分布を持たせることにより、ゲート絶
縁膜のトラップの増加及び絶縁破壊耐性の劣化を抑える
ことができ、半導体装置の素子特性や信頼性の向上をは
かることができる。
行方向にチャネルが形成される通常の半導体装置に対し
て適用できる他、半導体基板の主表面に対して垂直方向
にチャネルが形成される半導体装置に対しても適用可能
である。
置では、例えばゲート電極をパターン形成した後、パタ
ーン形成されたゲート電極を覆うように絶縁膜を形成
し、この絶縁膜中に含有されたハロゲン元素をゲート絶
縁膜に拡散させればよい。このようにすれば、チャネル
領域近傍のゲート絶縁膜上にはゲート電極が形成されて
いるためハロゲン元素の拡散が抑制され、ソース領域及
びドレイン領域近傍のゲート絶縁膜に高濃度のハロゲン
元素を効果的に導入することができる。
置としては、半導体基板表面の溝部側壁にゲート絶縁膜
を介してゲート電極が形成され、このゲート電極の両端
部に対応してソース・ドレイン領域が設けられているも
のがあげられる。このような構成の半導体装置に対して
は、例えば以下の製造方法を用いることが効果的であ
る。
極が形成された溝部に溝の上下方向にハロゲン元素の濃
度分布を持たせた絶縁膜を埋め込み、この絶縁膜中のハ
ロゲン元素をゲート絶縁膜に拡散させるというものであ
る。濃度分布は、溝の上部及び下部の少なくとも一方が
溝中央部よりもハロゲン元素の濃度が高くなるようにす
る。このような濃度分布を持った絶縁膜からゲート絶縁
膜にハロゲン元素を拡散させることにより、ソース・ド
レイン近傍のゲート絶縁膜に高濃度のハロゲン元素を効
果的に導入することができる。
極が形成された溝部の内壁に溝底部の上方に空隙ができ
るようにして絶縁膜を形成し、この絶縁膜に対して基板
上方からハロゲン元素を注入し、注入されたハロゲン元
素をゲート絶縁膜に拡散させるというものである。この
方法によれば、イオン注入は基板上方から行われるた
め、溝の側壁中央部に形成されている絶縁膜中にはハロ
ゲン元素はあまり注入されず、溝底部や溝上部の領域に
形成された絶縁膜中にハロゲン元素が高濃度で注入され
る。したがって、このような濃度分布を持った絶縁膜か
らゲート絶縁膜にハロゲン元素を拡散させることによ
り、ソース・ドレイン近傍のゲート絶縁膜に高濃度のハ
ロゲン元素を効果的に導入することができる。
メモリセルに用いる半導体装置に対しても有効である。
すなわち、第1の絶縁膜、第1の電極、第2の絶縁膜、
第2の電極が積層され、第1の電極の両端部に対応して
ソース・ドレイン領域が形成された半導体装置に対し、
ソース・ドレイン領域の少なくとも一方の近傍の第1の
絶縁膜に対して高濃度のハロゲン元素を導入するもので
ある。この場合にも、先に述べたのと同様に、特性や信
頼性に優れた絶縁膜を得ることができる。
の実施形態を説明する。図1は、本発明の第1の実施形
態に係るnチャネルMOSトランジスタの構成例を示し
た断面図である。
域21に囲まれた素子領域が形成されており、この素子
領域には、ソース領域12、ドレイン領域13、ゲート
絶縁膜14、ポリシリコン膜からなるゲート電極15等
が形成されている。ゲート絶縁膜14としては水素燃焼
雰囲気中で形成されたゲート酸化膜が用いられており、
このゲート酸化膜中には、図2に示すように、ソース・
ドレイン領域近傍(A、A´近傍)でF濃度が高く、ソ
ース・ドレイン領域にはさまれたチャネル領域中央部近
傍でF濃度が低くなるように、F原子が導入されてい
る。ゲート電極15の側壁にはシリコン窒化膜からなる
側壁膜20(必ずしも設ける必要はない)が形成されて
おり、また全面に形成されたCVDシリコン酸化膜16
に設けたコンタクト孔を介して、ソース領域12、ドレ
イン領域13及びゲート電極15に接続されるAl電極
(ソース電極17、ドレイン電極19及び上部ゲート電
極18)が形成されている。
チャネルMOSトランジスタの構成例を示した断面図で
ある。本例では、p型シリコン基板31上にRIEによ
って形成された溝部及びこれを囲む凸部46が形成され
ており、溝部近傍の領域にMOSトランジスタが形成さ
れている。すなわち、溝底部下方にソース領域32が形
成され、基板31の凸部46の上部にドレイン領域33
が形成されている。また、溝部の内壁に例えば水素燃焼
酸化を用いてゲート酸化膜34が形成されており、この
ゲート酸化膜34の内側にポリシリコン膜からなるゲー
ト電極35が形成されている。溝内は例えばLP−TE
OS膜47で埋め込まれている。さらに、全面に形成さ
れたCVDシリコン酸化膜36に設けたコンタクト孔を
介して、Al電極48が形成されている。
Sトランジスタの製造方法の一例を図4及び図5を参照
して説明する。なお、本例では、図1に示したゲート側
壁絶縁膜については省略している。
イオンエッチングにより素子分離のための溝を形成し、
例えばLP−TEOS膜を用いて溝を埋め込み、素子分
離領域21を形成する(図4(a))。
用いて、シリコン基板11上にゲート酸化膜14を形成
する(図4(b))。さらに、化学気相成長法によっ
て、ゲート電極となるポリシリコン膜15を全面に堆積
する(図4(c))。
し、これをパターニングする(図5(d))。次に、パ
ターニングしたフォトレジスト23をマスクとして、反
応性イオンエッチングによりポリシリコン膜15をパタ
ーニングしてゲートパターンを形成する。続いて、例え
ば加速電圧20keV、ドーズ量1×1016cm-2の砒素
のイオン注入を行って、ソース領域12及びドレイン領
域13を形成する。次に、全面にCVDシリコン酸化膜
16を堆積する。その後、例えば加速電圧20keV、
ドーズ量1×1014cm-2でフッ素をCVDシリコン酸化
膜16中にイオン注入し、続いて、例えば850℃、3
0分間の窒素ガス雰囲気でのアニールを行って、CVD
シリコン酸化膜16中のフッ素原子をゲート酸化膜14
中に拡散させる。このとき、シリコン基板11表面のチ
ャネル領域上にはゲート電極15が形成されているた
め、ソース領域12及びドレイン領域13からチャネル
領域中央部に向かうにしたがってゲート酸化膜14中に
導入されるフッ素原子の濃度が低くなる(図5
(e))。
タクト孔を開口し、続いて全面にAlをスパッタした
後、反応性イオンエッチングによってAlをパターニン
グして、ソース電極17、上部ゲート電極18及びドレ
イン電極19を形成する(図5(f))。
Sトランジスタの第1の製造方法例を図6〜図8を参照
して説明する。まず、p型シリコン基板31に、反応性
イオンエッチングにより溝45及びこの溝45を囲む凸
部46を形成する。続いて、例えば加速電圧20ke
V、ドーズ量1×1016cm-2で砒素のイオン注入を行
い、ソース領域32及びドレイン領域33を形成する
(図6(a))。
用いて、ゲート酸化膜34をシリコン基板31表面に成
長させる(図6(b))。さらに、化学気相成長法によ
ってゲート電極となるポリシリコン膜35を全面に堆積
した後、反応性イオンエッチング法によってポリシリコ
ン膜35をパターニングしてゲート電極を形成する(図
7(c))。
S膜47を全面に堆積して溝内を埋め込む。このとき、
添加するフッ素原子の濃度がLP−TEOS膜47の成
膜の始めと終りで高くなるように、成膜ガス中のフッ素
(フッ素化合物)の濃度を時間の経過とともに制御す
る。これにより、ソース領域32及びドレイン領域33
近傍に堆積されるLP−TEOS膜47中のフッ素濃度
がその間のLP−TEOS膜47中のフッ素濃度よりも
高くなる(図7(d))。
レジストエッチバック法によりエッチバックして平坦化
した後、全面にCVDシリコン酸化膜36を堆積する。
その後、例えば850℃、30分間の窒素ガス雰囲気で
のアニールを行って、溝内に埋め込まれたLP−TEO
S膜47中のフッ素原子をゲート酸化膜34中に導入す
る。これによって、ソース領域32及びドレイン領域3
3近傍の濃度が高くなるようなプロファイルでゲート酸
化膜34中にフッ素原子を導入することができる(図8
(e))。
タクト孔を開口した後、全面にAlをスパッタし、さら
に反応性イオンエッチングによって堆積したAl膜をパ
ターニングしてAl電極48を形成する(図8
(f))。
ン領域33近傍のフッ素濃度が高くなるようにしたが、
LP−TEOS膜47を成膜する際に添加するフッ素原
子の濃度がLP−TEOS膜47の成膜の終りの方のみ
高くなるようにして、ドレイン領域33近傍のゲート酸
化膜34にのみ高濃度のフッ素原子を導入するようにし
てもよい。
Sトランジスタの第2の製造方法例を図9及び図10を
参照して説明する。なお、途中の工程(図6(a)〜図
7(c)の工程)までは第1の製造方法例と同様である
ため、ここではそれ以後の工程について説明する。
り、図9(c)に示すような構造を作製する。次に、全
面にLP−TEOS膜47aを堆積する。このとき、L
P−TEOS膜47aは溝内部全体を埋め込むのではな
く、溝底部の上方に空隙ができるようにしておく。その
後、例えば加速電圧25keV、ドーズ量1×1014cm
-2でフッ素をLP−TEOS膜47a中にイオン注入す
る。このとき、イオン注入は基板上方から行われるた
め、溝の側壁中央部に形成されているLP−TEOS膜
47a中にはフッ素原子はあまり注入されず、図中ドッ
トで示したように、溝底部や溝上部の領域に高濃度で注
入される(図9(d))。
積して溝部の空隙を埋め込む。続いて、LP−TEOS
膜47a及び47bをレジストエッチバック法によりエ
ッチバックして平坦化した後、全面にCVDシリコン酸
化膜36を堆積する。その後、例えば850℃、30分
間の窒素ガス雰囲気でのアニールを行って、溝内に埋め
込まれたLP−TEOS膜47a中のフッ素原子をゲー
ト酸化膜34中に拡散させる。これによって、ソース領
域32及びドレイン領域33近傍の濃度が高くなるよう
なプロファイルでゲート酸化膜34中にフッ素原子を導
入することができる(図10(e))。
タクト孔を開口した後、全面にAlをスパッタし、さら
に反応性イオンエッチングによって堆積したAl膜をパ
ターニングしてAl電極48を形成する(図10
(f))。
11を参照して説明する。本実施形態は、不揮発性半導
体メモリ(EEPROM)に対して本発明を適用したも
のである。
シリコン基板51上に、トンネル酸化膜54、フローテ
ィングゲートとなる不純物をドーピングしながら堆積し
たポリシリコン膜62、インターポリ絶縁膜65及びコ
ントロールゲートとなる不純物をドーピングしながら堆
積したポリシリコン膜66を連続的に成膜した後、これ
らを反応性イオンエッチングによってパターニングす
る。続いて、n型不純物をイオン注入してソース領域5
2及びドレイン領域53を形成し、さらに全面にCVD
シリコン酸化膜56を堆積する。
中にイオン注入した後、窒素ガス雰囲気でのアニールを
行い、CVDシリコン酸化膜56中のフッ素原子をトン
ネル酸化膜54中に拡散させる。このとき、シリコン基
板51表面のチャネル領域上にはフローティイグゲート
62及びコントロールゲート66が形成されているた
め、ソース領域52及びドレイン領域53からチャネル
領域中央部に向かうにしたがってトンネル酸化膜54中
に導入されるフッ素原子の濃度が低くなる(図11
(a))。
タクト孔を開口し、このコンタクト孔を介してソース電
極57、上部ゲート電極58及びドレイン電極59を形
成する(図11(b))。
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施することができる。
ゲン元素に濃度分布を持たせることにより、ゲート絶縁
膜のトラップの増加及び絶縁破壊耐性の劣化を抑えるこ
とができ、半導体装置の素子特性や信頼性の向上をはか
ることができる。
スタの構成についてその一例を示した断面図。
分布を示した図。
スタの構成についてその一例を示した断面図。
スタの製造工程の一例についてその一部を示した工程断
面図。
スタの製造工程の一例についてその一部を示した工程断
面図。
スタの製造工程の一例についてその一部を示した工程断
面図。
スタの製造工程の一例についてその一部を示した工程断
面図。
スタの製造工程の一例についてその一部を示した工程断
面図。
スタの製造工程の他の例についてその一部を示した工程
断面図。
ジスタの製造工程の他の例についてその一部を示した工
程断面図。
体メモリの一例についてその製造工程を示した工程断面
図。
Claims (8)
- 【請求項1】 半導体基板表面の溝部側壁にハロゲン元
素が含有された絶縁膜を介して形成された電極と、この
電極の両端部に対応して形成された一対の不純物拡散領
域とを有し、前記一対の不純物拡散領域の少なくとも一
方の近傍の前記絶縁膜に含有されたハロゲン元素の濃度
が前記一対の不純物拡散領域間中央部近傍の前記絶縁膜
に含有されたハロゲン元素の濃度よりも高いことを特徴
とする半導体装置。 - 【請求項2】 前記ハロゲン元素はフッ素であることを
特徴とする請求項1に記載の半導体装置。 - 【請求項3】 半導体基板表面の溝部側壁に第1の絶縁
膜を介して形成された電極と、この電極の両端部に対応
して形成された一対の不純物拡散領域とを有する半導体
装置の製造方法において、前記一対の不純物拡散領域の
少なくとも一方の近傍の前記第1の絶縁膜に前記一対の
不純物拡散領域間中央部近傍の前記第1の絶縁膜よりも
高濃度のハロゲン元素を含有させることを特徴とする半
導体装置の製造方法。 - 【請求項4】 前記第1の絶縁膜及び電極が形成された
溝部に溝の上下方向にハロゲン元素の濃度分布を持たせ
た第2の絶縁膜を埋め込み、この第2の絶縁膜に含有さ
れたハロゲン元素を拡散させることにより、前記一対の
不純物拡散領域の少なくとも一方の近傍の前記第1の絶
縁膜に前記一対の不純物拡散領域間中央部近傍の前記第
1の絶縁膜よりも高濃度のハロゲン元素を含有させるこ
とを特徴とする請求項3に記載の半導体装置の製造方
法。 - 【請求項5】 前記第1の絶縁膜及び電極が形成された
溝部の内壁に溝底部の上方に空隙ができるようにして第
2の絶縁膜を形成し、この第2の絶縁膜に半導体基板の
上方からハロゲン元素を注入し、第2の絶縁膜に注入さ
れたハロゲン元素を拡散させることにより、前記一対の
不純物拡散領域の少なくとも一方の近傍の前記第1の絶
縁膜に前記一対の不純物拡散領域間中央部近傍の前記第
1の絶縁膜よりも高濃度のハロゲン元素を含有させるこ
とを特徴とする請求項3に記載の半導体装置の製造方
法。 - 【請求項6】 半導体基板上に第1の絶縁膜を介して形
成された第1の電極と、この第1の電極の両端部に対応
して形成された一対の不純物拡散領域とを有する半導体
装置の製造方法において、前記第1の絶縁膜及び第1の
電極を形成した後、第1の電極を覆うようにハロゲン元
素が含有された第2の絶縁膜を形成し、この第2の絶縁
膜に含有されたハロゲン元素を拡散させることにより、
前記一対の不純物拡散領域の少なくとも一方の近傍の前
記第1の絶縁膜に前記一対の不純物拡散領域間中央部近
傍の前記第1の絶縁膜よりも高濃度のハロゲン元素を含
有させることを特徴とする半導体装置の製造方法。 - 【請求項7】 前記半導体装置は、前記第1の電極上に
第3の絶縁膜を介して形成された第2の電極をさらに有
し、前記第1の電極、第3の絶縁膜及び第2の電極を覆
うように前記ハロゲン元素が含有された第2の絶縁膜を
形成することを特徴とする請求項6に記載の半導体装置
の製造方法。 - 【請求項8】 前記ハロゲン元素はフッ素であることを
特徴とする請求項3乃至7のいずれかに記載の半導体装
置の製造方法。
Priority Applications (4)
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JP25235697A JP3405664B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体装置及びその製造方法 |
TW087111443A TW405155B (en) | 1997-07-15 | 1998-07-14 | Semiconductor device and its manufacture |
US09/115,233 US6191463B1 (en) | 1997-07-15 | 1998-07-14 | Apparatus and method of improving an insulating film on a semiconductor device |
KR1019980029181A KR100312918B1 (ko) | 1997-07-15 | 1998-07-15 | 반도체장치및그제조방법 |
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JPH1197682A JPH1197682A (ja) | 1999-04-09 |
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---|---|---|---|---|
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JP3851896B2 (ja) | 2002-09-27 | 2006-11-29 | 株式会社東芝 | 半導体装置の製造方法 |
-
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- 1997-09-17 JP JP25235697A patent/JP3405664B2/ja not_active Expired - Lifetime
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