JPH1197682A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1197682A JPH1197682A JP9252356A JP25235697A JPH1197682A JP H1197682 A JPH1197682 A JP H1197682A JP 9252356 A JP9252356 A JP 9252356A JP 25235697 A JP25235697 A JP 25235697A JP H1197682 A JPH1197682 A JP H1197682A
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Abstract
(57)【要約】
【課題】 ゲート絶縁膜の信頼性を高め、素子特性や信
頼性の向上をはかることを可能とする。 【解決手段】 シリコン基板１１上にハロゲン元素を含
有したゲート絶縁膜１４を介して形成されたゲート電極
１５と、ゲート電極１５の両端部に対応して形成された
ソース・ドレイン領域１２、１３とを有し、ソース・ド
レイン領域１２、１３の少なくとも一方の近傍のゲート
絶縁膜１４に含有されたハロゲン元素の濃度がソース・
ドレイン間中央部近傍のゲート絶縁膜１４に含有された
ハロゲン元素の濃度よりも高い。
頼性の向上をはかることを可能とする。 【解決手段】 シリコン基板１１上にハロゲン元素を含
有したゲート絶縁膜１４を介して形成されたゲート電極
１５と、ゲート電極１５の両端部に対応して形成された
ソース・ドレイン領域１２、１３とを有し、ソース・ド
レイン領域１２、１３の少なくとも一方の近傍のゲート
絶縁膜１４に含有されたハロゲン元素の濃度がソース・
ドレイン間中央部近傍のゲート絶縁膜１４に含有された
ハロゲン元素の濃度よりも高い。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特にそのゲート絶縁膜の改良に関するもので
ある。
製造方法、特にそのゲート絶縁膜の改良に関するもので
ある。
【０００２】
【従来の技術】電気的な書き込み及び消去が可能な不揮
発性半導体メモリ（ＥＥＰＲＯＭ）に代表されるよう
な、ゲート酸化膜がトンネル酸化膜として利用される素
子では、書き込み及び消去の際に１０ＭＶ／ｃｍを上回
る高い電界がゲート酸化膜に印加される。ゲート絶縁膜
に上記のような高い電界が印加されることによって、電
界から高いエネルギーを得た電子が通過するために、ゲ
ート絶縁膜に対しては高い絶縁破壊耐性が要求される。
また、論理演算素子に用いられるトランジスタにおいて
は、低消費電力化のために、膜厚が５ｎｍ以下のゲート
酸化膜が要求されている。
発性半導体メモリ（ＥＥＰＲＯＭ）に代表されるよう
な、ゲート酸化膜がトンネル酸化膜として利用される素
子では、書き込み及び消去の際に１０ＭＶ／ｃｍを上回
る高い電界がゲート酸化膜に印加される。ゲート絶縁膜
に上記のような高い電界が印加されることによって、電
界から高いエネルギーを得た電子が通過するために、ゲ
ート絶縁膜に対しては高い絶縁破壊耐性が要求される。
また、論理演算素子に用いられるトランジスタにおいて
は、低消費電力化のために、膜厚が５ｎｍ以下のゲート
酸化膜が要求されている。
【０００３】このような要求に対して、ゲート酸化膜に
フッ素（Ｆ）原子を添加することが、絶縁破壊耐性の向
上等、ゲート酸化膜の高信頼性化のために有効であると
されている。しかしながら、Ｆ原子を過剰にゲート酸化
膜中に導入すると、電子トラップが増加して、素子特性
や信頼性がかえって低下してしまうという問題がある。
フッ素（Ｆ）原子を添加することが、絶縁破壊耐性の向
上等、ゲート酸化膜の高信頼性化のために有効であると
されている。しかしながら、Ｆ原子を過剰にゲート酸化
膜中に導入すると、電子トラップが増加して、素子特性
や信頼性がかえって低下してしまうという問題がある。
【０００４】
【発明が解決しようとする課題】上記のように、ゲート
絶縁膜へのフッ素の添加はゲート絶縁膜の高信頼性化に
対して有効であるが、フッ素の導入量が多すぎると電子
トラップが増加し、素子特性や信頼性に悪影響を与える
という問題点があった。
絶縁膜へのフッ素の添加はゲート絶縁膜の高信頼性化に
対して有効であるが、フッ素の導入量が多すぎると電子
トラップが増加し、素子特性や信頼性に悪影響を与える
という問題点があった。
【０００５】本発明は、上記従来の問題に対してなされ
たものであり、ゲート絶縁膜の信頼性を高め、素子特性
や信頼性の向上をはかることが可能な半導体装置及びそ
の製造方法を提供することを目的とする。
たものであり、ゲート絶縁膜の信頼性を高め、素子特性
や信頼性の向上をはかることが可能な半導体装置及びそ
の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体上にハロゲン元素が含有された絶縁膜（ゲー
ト絶縁膜）を介して形成された電極（ゲート電極）と、
この電極の両端部に対応して形成された一対の不純物拡
散領域（ソース・ドレイン領域）とを有し、前記一対の
不純物拡散領域の少なくとも一方の近傍の前記絶縁膜に
含有されたハロゲン元素の濃度が前記一対の不純物拡散
領域間中央部近傍の前記絶縁膜に含有されたハロゲン元
素の濃度よりも高いことを特徴とする。
は、半導体上にハロゲン元素が含有された絶縁膜（ゲー
ト絶縁膜）を介して形成された電極（ゲート電極）と、
この電極の両端部に対応して形成された一対の不純物拡
散領域（ソース・ドレイン領域）とを有し、前記一対の
不純物拡散領域の少なくとも一方の近傍の前記絶縁膜に
含有されたハロゲン元素の濃度が前記一対の不純物拡散
領域間中央部近傍の前記絶縁膜に含有されたハロゲン元
素の濃度よりも高いことを特徴とする。
【０００７】本発明に係る半導体装置の製造方法は、半
導体上に絶縁膜を介して形成された電極と、この電極の
両端部に対応して形成された一対の不純物拡散領域とを
有する半導体装置の製造方法において、前記一対の不純
物拡散領域の少なくとも一方の近傍の前記絶縁膜に前記
一対の不純物拡散領域間中央部近傍の前記絶縁膜よりも
高濃度のハロゲン元素を含有させることを特徴とする。
導体上に絶縁膜を介して形成された電極と、この電極の
両端部に対応して形成された一対の不純物拡散領域とを
有する半導体装置の製造方法において、前記一対の不純
物拡散領域の少なくとも一方の近傍の前記絶縁膜に前記
一対の不純物拡散領域間中央部近傍の前記絶縁膜よりも
高濃度のハロゲン元素を含有させることを特徴とする。
【０００８】ハロゲン元素は、ソース領域及びドレイン
領域の両領域近傍のゲート絶縁膜に対してそれぞれ高濃
度で含有されていてもよいが、少なくとも一方、特にド
レイン領域近傍のゲート絶縁膜に高濃度で含有されてい
ればよい。
領域の両領域近傍のゲート絶縁膜に対してそれぞれ高濃
度で含有されていてもよいが、少なくとも一方、特にド
レイン領域近傍のゲート絶縁膜に高濃度で含有されてい
ればよい。
【０００９】本発明によれば、特に電子が高エネルギー
を得るドレイン領域近傍のゲート絶縁膜に対しては、ハ
ロゲン元素の濃度を高くすることにより、絶縁破壊耐性
の向上がはかられ、ソース・ドレイン領域に挟まれたチ
ャネル領域上のゲート絶縁膜に対しては、ハロゲン元素
の濃度を低くすることにより、電子トラップの増加を抑
制することができる。このように、ゲート絶縁膜中のハ
ロゲン元素濃度に分布を持たせることにより、ゲート絶
縁膜のトラップの増加及び絶縁破壊耐性の劣化を抑える
ことができ、半導体装置の素子特性や信頼性の向上をは
かることができる。
を得るドレイン領域近傍のゲート絶縁膜に対しては、ハ
ロゲン元素の濃度を高くすることにより、絶縁破壊耐性
の向上がはかられ、ソース・ドレイン領域に挟まれたチ
ャネル領域上のゲート絶縁膜に対しては、ハロゲン元素
の濃度を低くすることにより、電子トラップの増加を抑
制することができる。このように、ゲート絶縁膜中のハ
ロゲン元素濃度に分布を持たせることにより、ゲート絶
縁膜のトラップの増加及び絶縁破壊耐性の劣化を抑える
ことができ、半導体装置の素子特性や信頼性の向上をは
かることができる。
【００１０】本発明は、半導体基板の主表面に対して平
行方向にチャネルが形成される通常の半導体装置に対し
て適用できる他、半導体基板の主表面に対して垂直方向
にチャネルが形成される半導体装置に対しても適用可能
である。
行方向にチャネルが形成される通常の半導体装置に対し
て適用できる他、半導体基板の主表面に対して垂直方向
にチャネルが形成される半導体装置に対しても適用可能
である。
【００１１】平行方向にチャネルが形成される半導体装
置では、例えばゲート電極をパターン形成した後、パタ
ーン形成されたゲート電極を覆うように絶縁膜を形成
し、この絶縁膜中に含有されたハロゲン元素をゲート絶
縁膜に拡散させればよい。このようにすれば、チャネル
領域近傍のゲート絶縁膜上にはゲート電極が形成されて
いるためハロゲン元素の拡散が抑制され、ソース領域及
びドレイン領域近傍のゲート絶縁膜に高濃度のハロゲン
元素を効果的に導入することができる。
置では、例えばゲート電極をパターン形成した後、パタ
ーン形成されたゲート電極を覆うように絶縁膜を形成
し、この絶縁膜中に含有されたハロゲン元素をゲート絶
縁膜に拡散させればよい。このようにすれば、チャネル
領域近傍のゲート絶縁膜上にはゲート電極が形成されて
いるためハロゲン元素の拡散が抑制され、ソース領域及
びドレイン領域近傍のゲート絶縁膜に高濃度のハロゲン
元素を効果的に導入することができる。
【００１２】垂直方向にチャネルが形成される半導体装
置としては、半導体基板表面の溝部側壁にゲート絶縁膜
を介してゲート電極が形成され、このゲート電極の両端
部に対応してソース・ドレイン領域が設けられているも
のがあげられる。このような構成の半導体装置に対して
は、例えば以下の製造方法を用いることが効果的であ
る。
置としては、半導体基板表面の溝部側壁にゲート絶縁膜
を介してゲート電極が形成され、このゲート電極の両端
部に対応してソース・ドレイン領域が設けられているも
のがあげられる。このような構成の半導体装置に対して
は、例えば以下の製造方法を用いることが効果的であ
る。
【００１３】第１の方法は、ゲート絶縁膜及びゲート電
極が形成された溝部に溝の上下方向にハロゲン元素の濃
度分布を持たせた絶縁膜を埋め込み、この絶縁膜中のハ
ロゲン元素をゲート絶縁膜に拡散させるというものであ
る。濃度分布は、溝の上部及び下部の少なくとも一方が
溝中央部よりもハロゲン元素の濃度が高くなるようにす
る。このような濃度分布を持った絶縁膜からゲート絶縁
膜にハロゲン元素を拡散させることにより、ソース・ド
レイン近傍のゲート絶縁膜に高濃度のハロゲン元素を効
果的に導入することができる。
極が形成された溝部に溝の上下方向にハロゲン元素の濃
度分布を持たせた絶縁膜を埋め込み、この絶縁膜中のハ
ロゲン元素をゲート絶縁膜に拡散させるというものであ
る。濃度分布は、溝の上部及び下部の少なくとも一方が
溝中央部よりもハロゲン元素の濃度が高くなるようにす
る。このような濃度分布を持った絶縁膜からゲート絶縁
膜にハロゲン元素を拡散させることにより、ソース・ド
レイン近傍のゲート絶縁膜に高濃度のハロゲン元素を効
果的に導入することができる。
【００１４】第２の方法は、ゲート絶縁膜及びゲート電
極が形成された溝部の内壁に溝底部の上方に空隙ができ
るようにして絶縁膜を形成し、この絶縁膜に対して基板
上方からハロゲン元素を注入し、注入されたハロゲン元
素をゲート絶縁膜に拡散させるというものである。この
方法によれば、イオン注入は基板上方から行われるた
め、溝の側壁中央部に形成されている絶縁膜中にはハロ
ゲン元素はあまり注入されず、溝底部や溝上部の領域に
形成された絶縁膜中にハロゲン元素が高濃度で注入され
る。したがって、このような濃度分布を持った絶縁膜か
らゲート絶縁膜にハロゲン元素を拡散させることによ
り、ソース・ドレイン近傍のゲート絶縁膜に高濃度のハ
ロゲン元素を効果的に導入することができる。
極が形成された溝部の内壁に溝底部の上方に空隙ができ
るようにして絶縁膜を形成し、この絶縁膜に対して基板
上方からハロゲン元素を注入し、注入されたハロゲン元
素をゲート絶縁膜に拡散させるというものである。この
方法によれば、イオン注入は基板上方から行われるた
め、溝の側壁中央部に形成されている絶縁膜中にはハロ
ゲン元素はあまり注入されず、溝底部や溝上部の領域に
形成された絶縁膜中にハロゲン元素が高濃度で注入され
る。したがって、このような濃度分布を持った絶縁膜か
らゲート絶縁膜にハロゲン元素を拡散させることによ
り、ソース・ドレイン近傍のゲート絶縁膜に高濃度のハ
ロゲン元素を効果的に導入することができる。
【００１５】なお、本発明は、不揮発性半導体メモリの
メモリセルに用いる半導体装置に対しても有効である。
すなわち、第１の絶縁膜、第１の電極、第２の絶縁膜、
第２の電極が積層され、第１の電極の両端部に対応して
ソース・ドレイン領域が形成された半導体装置に対し、
ソース・ドレイン領域の少なくとも一方の近傍の第１の
絶縁膜に対して高濃度のハロゲン元素を導入するもので
ある。この場合にも、先に述べたのと同様に、特性や信
頼性に優れた絶縁膜を得ることができる。
メモリセルに用いる半導体装置に対しても有効である。
すなわち、第１の絶縁膜、第１の電極、第２の絶縁膜、
第２の電極が積層され、第１の電極の両端部に対応して
ソース・ドレイン領域が形成された半導体装置に対し、
ソース・ドレイン領域の少なくとも一方の近傍の第１の
絶縁膜に対して高濃度のハロゲン元素を導入するもので
ある。この場合にも、先に述べたのと同様に、特性や信
頼性に優れた絶縁膜を得ることができる。
【００１６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。図１は、本発明の第１の実施形
態に係るｎチャネルＭＯＳトランジスタの構成例を示し
た断面図である。
の実施形態を説明する。図１は、本発明の第１の実施形
態に係るｎチャネルＭＯＳトランジスタの構成例を示し
た断面図である。
【００１７】ｐ型シリコン基板１１上には、素子分離領
域２１に囲まれた素子領域が形成されており、この素子
領域には、ソース領域１２、ドレイン領域１３、ゲート
絶縁膜１４、ポリシリコン膜からなるゲート電極１５等
が形成されている。ゲート絶縁膜１４としては水素燃焼
雰囲気中で形成されたゲート酸化膜が用いられており、
このゲート酸化膜中には、図２に示すように、ソース・
ドレイン領域近傍（Ａ、Ａ´近傍）でＦ濃度が高く、ソ
ース・ドレイン領域にはさまれたチャネル領域中央部近
傍でＦ濃度が低くなるように、Ｆ原子が導入されてい
る。ゲート電極１５の側壁にはシリコン窒化膜からなる
側壁膜２０（必ずしも設ける必要はない）が形成されて
おり、また全面に形成されたＣＶＤシリコン酸化膜１６
に設けたコンタクト孔を介して、ソース領域１２、ドレ
イン領域１３及びゲート電極１５に接続されるＡｌ電極
（ソース電極１７、ドレイン電極１９及び上部ゲート電
極１８）が形成されている。
域２１に囲まれた素子領域が形成されており、この素子
領域には、ソース領域１２、ドレイン領域１３、ゲート
絶縁膜１４、ポリシリコン膜からなるゲート電極１５等
が形成されている。ゲート絶縁膜１４としては水素燃焼
雰囲気中で形成されたゲート酸化膜が用いられており、
このゲート酸化膜中には、図２に示すように、ソース・
ドレイン領域近傍（Ａ、Ａ´近傍）でＦ濃度が高く、ソ
ース・ドレイン領域にはさまれたチャネル領域中央部近
傍でＦ濃度が低くなるように、Ｆ原子が導入されてい
る。ゲート電極１５の側壁にはシリコン窒化膜からなる
側壁膜２０（必ずしも設ける必要はない）が形成されて
おり、また全面に形成されたＣＶＤシリコン酸化膜１６
に設けたコンタクト孔を介して、ソース領域１２、ドレ
イン領域１３及びゲート電極１５に接続されるＡｌ電極
（ソース電極１７、ドレイン電極１９及び上部ゲート電
極１８）が形成されている。
【００１８】図３は、本発明の第２の実施形態に係るｎ
チャネルＭＯＳトランジスタの構成例を示した断面図で
ある。本例では、ｐ型シリコン基板３１上にＲＩＥによ
って形成された溝部及びこれを囲む凸部４６が形成され
ており、溝部近傍の領域にＭＯＳトランジスタが形成さ
れている。すなわち、溝底部下方にソース領域３２が形
成され、基板３１の凸部４６の上部にドレイン領域３３
が形成されている。また、溝部の内壁に例えば水素燃焼
酸化を用いてゲート酸化膜３４が形成されており、この
ゲート酸化膜３４の内側にポリシリコン膜からなるゲー
ト電極３５が形成されている。溝内は例えばＬＰ−ＴＥ
ＯＳ膜４７で埋め込まれている。さらに、全面に形成さ
れたＣＶＤシリコン酸化膜３６に設けたコンタクト孔を
介して、Ａｌ電極４８が形成されている。
チャネルＭＯＳトランジスタの構成例を示した断面図で
ある。本例では、ｐ型シリコン基板３１上にＲＩＥによ
って形成された溝部及びこれを囲む凸部４６が形成され
ており、溝部近傍の領域にＭＯＳトランジスタが形成さ
れている。すなわち、溝底部下方にソース領域３２が形
成され、基板３１の凸部４６の上部にドレイン領域３３
が形成されている。また、溝部の内壁に例えば水素燃焼
酸化を用いてゲート酸化膜３４が形成されており、この
ゲート酸化膜３４の内側にポリシリコン膜からなるゲー
ト電極３５が形成されている。溝内は例えばＬＰ−ＴＥ
ＯＳ膜４７で埋め込まれている。さらに、全面に形成さ
れたＣＶＤシリコン酸化膜３６に設けたコンタクト孔を
介して、Ａｌ電極４８が形成されている。
【００１９】次に、図１に示した第１の実施形態のＭＯ
Ｓトランジスタの製造方法の一例を図４及び図５を参照
して説明する。なお、本例では、図１に示したゲート側
壁絶縁膜については省略している。
Ｓトランジスタの製造方法の一例を図４及び図５を参照
して説明する。なお、本例では、図１に示したゲート側
壁絶縁膜については省略している。
【００２０】まず、ｐ型シリコン基板１１上に、反応性
イオンエッチングにより素子分離のための溝を形成し、
例えばＬＰ−ＴＥＯＳ膜を用いて溝を埋め込み、素子分
離領域２１を形成する（図４（ａ））。
イオンエッチングにより素子分離のための溝を形成し、
例えばＬＰ−ＴＥＯＳ膜を用いて溝を埋め込み、素子分
離領域２１を形成する（図４（ａ））。
【００２１】次に、例えば７５０℃での水素燃焼酸化を
用いて、シリコン基板１１上にゲート酸化膜１４を形成
する（図４（ｂ））。さらに、化学気相成長法によっ
て、ゲート電極となるポリシリコン膜１５を全面に堆積
する（図４（ｃ））。
用いて、シリコン基板１１上にゲート酸化膜１４を形成
する（図４（ｂ））。さらに、化学気相成長法によっ
て、ゲート電極となるポリシリコン膜１５を全面に堆積
する（図４（ｃ））。
【００２２】次に、全面にフォトレジスト２３を塗布
し、これをパターニングする（図５（ｄ））。次に、パ
ターニングしたフォトレジスト２３をマスクとして、反
応性イオンエッチングによりポリシリコン膜１５をパタ
ーニングしてゲートパターンを形成する。続いて、例え
ば加速電圧２０ｋｅＶ、ドーズ量１×１０16cm-2の砒素
のイオン注入を行って、ソース領域１２及びドレイン領
域１３を形成する。次に、全面にＣＶＤシリコン酸化膜
１６を堆積する。その後、例えば加速電圧２０ｋｅＶ、
ドーズ量１×１０14cm-2でフッ素をＣＶＤシリコン酸化
膜１６中にイオン注入し、続いて、例えば８５０℃、３
０分間の窒素ガス雰囲気でのアニールを行って、ＣＶＤ
シリコン酸化膜１６中のフッ素原子をゲート酸化膜１４
中に拡散させる。このとき、シリコン基板１１表面のチ
ャネル領域上にはゲート電極１５が形成されているた
め、ソース領域１２及びドレイン領域１３からチャネル
領域中央部に向かうにしたがってゲート酸化膜１４中に
導入されるフッ素原子の濃度が低くなる（図５
（ｅ））。
し、これをパターニングする（図５（ｄ））。次に、パ
ターニングしたフォトレジスト２３をマスクとして、反
応性イオンエッチングによりポリシリコン膜１５をパタ
ーニングしてゲートパターンを形成する。続いて、例え
ば加速電圧２０ｋｅＶ、ドーズ量１×１０16cm-2の砒素
のイオン注入を行って、ソース領域１２及びドレイン領
域１３を形成する。次に、全面にＣＶＤシリコン酸化膜
１６を堆積する。その後、例えば加速電圧２０ｋｅＶ、
ドーズ量１×１０14cm-2でフッ素をＣＶＤシリコン酸化
膜１６中にイオン注入し、続いて、例えば８５０℃、３
０分間の窒素ガス雰囲気でのアニールを行って、ＣＶＤ
シリコン酸化膜１６中のフッ素原子をゲート酸化膜１４
中に拡散させる。このとき、シリコン基板１１表面のチ
ャネル領域上にはゲート電極１５が形成されているた
め、ソース領域１２及びドレイン領域１３からチャネル
領域中央部に向かうにしたがってゲート酸化膜１４中に
導入されるフッ素原子の濃度が低くなる（図５
（ｅ））。
【００２３】最後に、ＣＶＤシリコン酸化膜１６にコン
タクト孔を開口し、続いて全面にＡｌをスパッタした
後、反応性イオンエッチングによってＡｌをパターニン
グして、ソース電極１７、上部ゲート電極１８及びドレ
イン電極１９を形成する（図５（ｆ））。
タクト孔を開口し、続いて全面にＡｌをスパッタした
後、反応性イオンエッチングによってＡｌをパターニン
グして、ソース電極１７、上部ゲート電極１８及びドレ
イン電極１９を形成する（図５（ｆ））。
【００２４】次に、図２に示した第２の実施形態のＭＯ
Ｓトランジスタの第１の製造方法例を図６〜図８を参照
して説明する。まず、ｐ型シリコン基板３１に、反応性
イオンエッチングにより溝４５及びこの溝４５を囲む凸
部４６を形成する。続いて、例えば加速電圧２０ｋｅ
Ｖ、ドーズ量１×１０16cm-2で砒素のイオン注入を行
い、ソース領域３２及びドレイン領域３３を形成する
（図６（ａ））。
Ｓトランジスタの第１の製造方法例を図６〜図８を参照
して説明する。まず、ｐ型シリコン基板３１に、反応性
イオンエッチングにより溝４５及びこの溝４５を囲む凸
部４６を形成する。続いて、例えば加速電圧２０ｋｅ
Ｖ、ドーズ量１×１０16cm-2で砒素のイオン注入を行
い、ソース領域３２及びドレイン領域３３を形成する
（図６（ａ））。
【００２５】次に、例えば７５０℃での水素燃焼酸化を
用いて、ゲート酸化膜３４をシリコン基板３１表面に成
長させる（図６（ｂ））。さらに、化学気相成長法によ
ってゲート電極となるポリシリコン膜３５を全面に堆積
した後、反応性イオンエッチング法によってポリシリコ
ン膜３５をパターニングしてゲート電極を形成する（図
７（ｃ））。
用いて、ゲート酸化膜３４をシリコン基板３１表面に成
長させる（図６（ｂ））。さらに、化学気相成長法によ
ってゲート電極となるポリシリコン膜３５を全面に堆積
した後、反応性イオンエッチング法によってポリシリコ
ン膜３５をパターニングしてゲート電極を形成する（図
７（ｃ））。
【００２６】次に、フッ素原子を含有したＬＰ−ＴＥＯ
Ｓ膜４７を全面に堆積して溝内を埋め込む。このとき、
添加するフッ素原子の濃度がＬＰ−ＴＥＯＳ膜４７の成
膜の始めと終りで高くなるように、成膜ガス中のフッ素
（フッ素化合物）の濃度を時間の経過とともに制御す
る。これにより、ソース領域３２及びドレイン領域３３
近傍に堆積されるＬＰ−ＴＥＯＳ膜４７中のフッ素濃度
がその間のＬＰ−ＴＥＯＳ膜４７中のフッ素濃度よりも
高くなる（図７（ｄ））。
Ｓ膜４７を全面に堆積して溝内を埋め込む。このとき、
添加するフッ素原子の濃度がＬＰ−ＴＥＯＳ膜４７の成
膜の始めと終りで高くなるように、成膜ガス中のフッ素
（フッ素化合物）の濃度を時間の経過とともに制御す
る。これにより、ソース領域３２及びドレイン領域３３
近傍に堆積されるＬＰ−ＴＥＯＳ膜４７中のフッ素濃度
がその間のＬＰ−ＴＥＯＳ膜４７中のフッ素濃度よりも
高くなる（図７（ｄ））。
【００２７】次に、埋め込んだＬＰ−ＴＥＯＳ膜４７を
レジストエッチバック法によりエッチバックして平坦化
した後、全面にＣＶＤシリコン酸化膜３６を堆積する。
その後、例えば８５０℃、３０分間の窒素ガス雰囲気で
のアニールを行って、溝内に埋め込まれたＬＰ−ＴＥＯ
Ｓ膜４７中のフッ素原子をゲート酸化膜３４中に導入す
る。これによって、ソース領域３２及びドレイン領域３
３近傍の濃度が高くなるようなプロファイルでゲート酸
化膜３４中にフッ素原子を導入することができる（図８
（ｅ））。
レジストエッチバック法によりエッチバックして平坦化
した後、全面にＣＶＤシリコン酸化膜３６を堆積する。
その後、例えば８５０℃、３０分間の窒素ガス雰囲気で
のアニールを行って、溝内に埋め込まれたＬＰ−ＴＥＯ
Ｓ膜４７中のフッ素原子をゲート酸化膜３４中に導入す
る。これによって、ソース領域３２及びドレイン領域３
３近傍の濃度が高くなるようなプロファイルでゲート酸
化膜３４中にフッ素原子を導入することができる（図８
（ｅ））。
【００２８】最後に、ＣＶＤシリコン酸化膜３６にコン
タクト孔を開口した後、全面にＡｌをスパッタし、さら
に反応性イオンエッチングによって堆積したＡｌ膜をパ
ターニングしてＡｌ電極４８を形成する（図８
（ｆ））。
タクト孔を開口した後、全面にＡｌをスパッタし、さら
に反応性イオンエッチングによって堆積したＡｌ膜をパ
ターニングしてＡｌ電極４８を形成する（図８
（ｆ））。
【００２９】なお、本例ではソース領域３２及びドレイ
ン領域３３近傍のフッ素濃度が高くなるようにしたが、
ＬＰ−ＴＥＯＳ膜４７を成膜する際に添加するフッ素原
子の濃度がＬＰ−ＴＥＯＳ膜４７の成膜の終りの方のみ
高くなるようにして、ドレイン領域３３近傍のゲート酸
化膜３４にのみ高濃度のフッ素原子を導入するようにし
てもよい。
ン領域３３近傍のフッ素濃度が高くなるようにしたが、
ＬＰ−ＴＥＯＳ膜４７を成膜する際に添加するフッ素原
子の濃度がＬＰ−ＴＥＯＳ膜４７の成膜の終りの方のみ
高くなるようにして、ドレイン領域３３近傍のゲート酸
化膜３４にのみ高濃度のフッ素原子を導入するようにし
てもよい。
【００３０】次に、図２に示した第２の実施形態のＭＯ
Ｓトランジスタの第２の製造方法例を図９及び図１０を
参照して説明する。なお、途中の工程（図６（ａ）〜図
７（ｃ）の工程）までは第１の製造方法例と同様である
ため、ここではそれ以後の工程について説明する。
Ｓトランジスタの第２の製造方法例を図９及び図１０を
参照して説明する。なお、途中の工程（図６（ａ）〜図
７（ｃ）の工程）までは第１の製造方法例と同様である
ため、ここではそれ以後の工程について説明する。
【００３１】まず、図６（ａ）〜図７（ｃ）の工程によ
り、図９（ｃ）に示すような構造を作製する。次に、全
面にＬＰ−ＴＥＯＳ膜４７ａを堆積する。このとき、Ｌ
Ｐ−ＴＥＯＳ膜４７ａは溝内部全体を埋め込むのではな
く、溝底部の上方に空隙ができるようにしておく。その
後、例えば加速電圧２５ｋｅＶ、ドーズ量１×１０14cm
-2でフッ素をＬＰ−ＴＥＯＳ膜４７ａ中にイオン注入す
る。このとき、イオン注入は基板上方から行われるた
め、溝の側壁中央部に形成されているＬＰ−ＴＥＯＳ膜
４７ａ中にはフッ素原子はあまり注入されず、図中ドッ
トで示したように、溝底部や溝上部の領域に高濃度で注
入される（図９（ｄ））。
り、図９（ｃ）に示すような構造を作製する。次に、全
面にＬＰ−ＴＥＯＳ膜４７ａを堆積する。このとき、Ｌ
Ｐ−ＴＥＯＳ膜４７ａは溝内部全体を埋め込むのではな
く、溝底部の上方に空隙ができるようにしておく。その
後、例えば加速電圧２５ｋｅＶ、ドーズ量１×１０14cm
-2でフッ素をＬＰ−ＴＥＯＳ膜４７ａ中にイオン注入す
る。このとき、イオン注入は基板上方から行われるた
め、溝の側壁中央部に形成されているＬＰ−ＴＥＯＳ膜
４７ａ中にはフッ素原子はあまり注入されず、図中ドッ
トで示したように、溝底部や溝上部の領域に高濃度で注
入される（図９（ｄ））。
【００３２】次に、全面にＬＰ−ＴＥＯＳ膜４７ｂを堆
積して溝部の空隙を埋め込む。続いて、ＬＰ−ＴＥＯＳ
膜４７ａ及び４７ｂをレジストエッチバック法によりエ
ッチバックして平坦化した後、全面にＣＶＤシリコン酸
化膜３６を堆積する。その後、例えば８５０℃、３０分
間の窒素ガス雰囲気でのアニールを行って、溝内に埋め
込まれたＬＰ−ＴＥＯＳ膜４７ａ中のフッ素原子をゲー
ト酸化膜３４中に拡散させる。これによって、ソース領
域３２及びドレイン領域３３近傍の濃度が高くなるよう
なプロファイルでゲート酸化膜３４中にフッ素原子を導
入することができる（図１０（ｅ））。
積して溝部の空隙を埋め込む。続いて、ＬＰ−ＴＥＯＳ
膜４７ａ及び４７ｂをレジストエッチバック法によりエ
ッチバックして平坦化した後、全面にＣＶＤシリコン酸
化膜３６を堆積する。その後、例えば８５０℃、３０分
間の窒素ガス雰囲気でのアニールを行って、溝内に埋め
込まれたＬＰ−ＴＥＯＳ膜４７ａ中のフッ素原子をゲー
ト酸化膜３４中に拡散させる。これによって、ソース領
域３２及びドレイン領域３３近傍の濃度が高くなるよう
なプロファイルでゲート酸化膜３４中にフッ素原子を導
入することができる（図１０（ｅ））。
【００３３】最後に、ＣＶＤシリコン酸化膜３６にコン
タクト孔を開口した後、全面にＡｌをスパッタし、さら
に反応性イオンエッチングによって堆積したＡｌ膜をパ
ターニングしてＡｌ電極４８を形成する（図１０
（ｆ））。
タクト孔を開口した後、全面にＡｌをスパッタし、さら
に反応性イオンエッチングによって堆積したＡｌ膜をパ
ターニングしてＡｌ電極４８を形成する（図１０
（ｆ））。
【００３４】次に、本発明の第３の実施形態について図
１１を参照して説明する。本実施形態は、不揮発性半導
体メモリ（ＥＥＰＲＯＭ）に対して本発明を適用したも
のである。
１１を参照して説明する。本実施形態は、不揮発性半導
体メモリ（ＥＥＰＲＯＭ）に対して本発明を適用したも
のである。
【００３５】まず、素子分離領域６１が形成されたｐ型
シリコン基板５１上に、トンネル酸化膜５４、フローテ
ィングゲートとなる不純物をドーピングしながら堆積し
たポリシリコン膜６２、インターポリ絶縁膜６５及びコ
ントロールゲートとなる不純物をドーピングしながら堆
積したポリシリコン膜６６を連続的に成膜した後、これ
らを反応性イオンエッチングによってパターニングす
る。続いて、ｎ型不純物をイオン注入してソース領域５
２及びドレイン領域５３を形成し、さらに全面にＣＶＤ
シリコン酸化膜５６を堆積する。
シリコン基板５１上に、トンネル酸化膜５４、フローテ
ィングゲートとなる不純物をドーピングしながら堆積し
たポリシリコン膜６２、インターポリ絶縁膜６５及びコ
ントロールゲートとなる不純物をドーピングしながら堆
積したポリシリコン膜６６を連続的に成膜した後、これ
らを反応性イオンエッチングによってパターニングす
る。続いて、ｎ型不純物をイオン注入してソース領域５
２及びドレイン領域５３を形成し、さらに全面にＣＶＤ
シリコン酸化膜５６を堆積する。
【００３６】次に、フッ素をＣＶＤシリコン酸化膜５６
中にイオン注入した後、窒素ガス雰囲気でのアニールを
行い、ＣＶＤシリコン酸化膜５６中のフッ素原子をトン
ネル酸化膜５４中に拡散させる。このとき、シリコン基
板５１表面のチャネル領域上にはフローティイグゲート
６２及びコントロールゲート６６が形成されているた
め、ソース領域５２及びドレイン領域５３からチャネル
領域中央部に向かうにしたがってトンネル酸化膜５４中
に導入されるフッ素原子の濃度が低くなる（図１１
（ａ））。
中にイオン注入した後、窒素ガス雰囲気でのアニールを
行い、ＣＶＤシリコン酸化膜５６中のフッ素原子をトン
ネル酸化膜５４中に拡散させる。このとき、シリコン基
板５１表面のチャネル領域上にはフローティイグゲート
６２及びコントロールゲート６６が形成されているた
め、ソース領域５２及びドレイン領域５３からチャネル
領域中央部に向かうにしたがってトンネル酸化膜５４中
に導入されるフッ素原子の濃度が低くなる（図１１
（ａ））。
【００３７】最後に、ＣＶＤシリコン酸化膜５６にコン
タクト孔を開口し、このコンタクト孔を介してソース電
極５７、上部ゲート電極５８及びドレイン電極５９を形
成する（図１１（ｂ））。
タクト孔を開口し、このコンタクト孔を介してソース電
極５７、上部ゲート電極５８及びドレイン電極５９を形
成する（図１１（ｂ））。
【００３８】以上、本発明の実施形態について説明した
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施することができる。
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施することができる。
【００３９】
【発明の効果】本発明によれば、ゲート絶縁膜中のハロ
ゲン元素に濃度分布を持たせることにより、ゲート絶縁
膜のトラップの増加及び絶縁破壊耐性の劣化を抑えるこ
とができ、半導体装置の素子特性や信頼性の向上をはか
ることができる。
ゲン元素に濃度分布を持たせることにより、ゲート絶縁
膜のトラップの増加及び絶縁破壊耐性の劣化を抑えるこ
とができ、半導体装置の素子特性や信頼性の向上をはか
ることができる。
【図１】本発明の第１の実施形態に係るＭＯＳトランジ
スタの構成についてその一例を示した断面図。
スタの構成についてその一例を示した断面図。
【図２】本発明におけるゲート絶縁膜中のフッ素の濃度
分布を示した図。
分布を示した図。
【図３】本発明の第２の実施形態に係るＭＯＳトランジ
スタの構成についてその一例を示した断面図。
スタの構成についてその一例を示した断面図。
【図４】本発明の第１の実施形態に係るＭＯＳトランジ
スタの製造工程の一例についてその一部を示した工程断
面図。
スタの製造工程の一例についてその一部を示した工程断
面図。
【図５】本発明の第１の実施形態に係るＭＯＳトランジ
スタの製造工程の一例についてその一部を示した工程断
面図。
スタの製造工程の一例についてその一部を示した工程断
面図。
【図６】本発明の第２の実施形態に係るＭＯＳトランジ
スタの製造工程の一例についてその一部を示した工程断
面図。
スタの製造工程の一例についてその一部を示した工程断
面図。
【図７】本発明の第２の実施形態に係るＭＯＳトランジ
スタの製造工程の一例についてその一部を示した工程断
面図。
スタの製造工程の一例についてその一部を示した工程断
面図。
【図８】本発明の第２の実施形態に係るＭＯＳトランジ
スタの製造工程の一例についてその一部を示した工程断
面図。
スタの製造工程の一例についてその一部を示した工程断
面図。
【図９】本発明の第２の実施形態に係るＭＯＳトランジ
スタの製造工程の他の例についてその一部を示した工程
断面図。
スタの製造工程の他の例についてその一部を示した工程
断面図。
【図１０】本発明の第２の実施形態に係るＭＯＳトラン
ジスタの製造工程の他の例についてその一部を示した工
程断面図。
ジスタの製造工程の他の例についてその一部を示した工
程断面図。
【図１１】本発明の第３の実施形態に係る不揮発性半導
体メモリの一例についてその製造工程を示した工程断面
図。
体メモリの一例についてその製造工程を示した工程断面
図。
１１、３１、５１…シリコン基板 １２、３２、５２…ソース領域 １３、３３、５３…ドレイン領域 １４、３４…ゲート酸化膜 １５、３５…ゲート電極 １６、３６、５６…ＣＶＤシリコン酸化膜 ４７…ＬＰ−ＴＥＯＳ膜 ５４…トンネル酸化膜 ６２…フローティングゲート ６５…インターポリ絶縁膜 ６６…コントロールゲート
Claims (2)
- 【請求項１】 半導体上にハロゲン元素が含有された絶
縁膜を介して形成された電極と、この電極の両端部に対
応して形成された一対の不純物拡散領域とを有し、前記
一対の不純物拡散領域の少なくとも一方の近傍の前記絶
縁膜に含有されたハロゲン元素の濃度が前記一対の不純
物拡散領域間中央部近傍の前記絶縁膜に含有されたハロ
ゲン元素の濃度よりも高いことを特徴とする半導体装
置。 - 【請求項２】 半導体上に絶縁膜を介して形成された電
極と、この電極の両端部に対応して形成された一対の不
純物拡散領域とを有する半導体装置の製造方法におい
て、前記一対の不純物拡散領域の少なくとも一方の近傍
の前記絶縁膜に前記一対の不純物拡散領域間中央部近傍
の前記絶縁膜よりも高濃度のハロゲン元素を含有させる
ことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25235697A JP3405664B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体装置及びその製造方法 |
| TW087111443A TW405155B (en) | 1997-07-15 | 1998-07-14 | Semiconductor device and its manufacture |
| US09/115,233 US6191463B1 (en) | 1997-07-15 | 1998-07-14 | Apparatus and method of improving an insulating film on a semiconductor device |
| KR1019980029181A KR100312918B1 (ko) | 1997-07-15 | 1998-07-15 | 반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25235697A JP3405664B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197682A true JPH1197682A (ja) | 1999-04-09 |
| JP3405664B2 JP3405664B2 (ja) | 2003-05-12 |
Family
ID=17236162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25235697A Expired - Lifetime JP3405664B2 (ja) | 1997-07-15 | 1997-09-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3405664B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036071A (ja) * | 1999-07-16 | 2001-02-09 | Toshiba Corp | 半導体装置の製造方法 |
| US7208360B2 (en) | 2002-09-27 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1997
- 1997-09-17 JP JP25235697A patent/JP3405664B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036071A (ja) * | 1999-07-16 | 2001-02-09 | Toshiba Corp | 半導体装置の製造方法 |
| US7208360B2 (en) | 2002-09-27 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3405664B2 (ja) | 2003-05-12 |
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