JP2719642B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子機器に用いられるMISFET（Metal−Ins
ulator−Semiconductor Field−Effect−Transistor）
型の半導体装置およびその製造方法。
ulator−Semiconductor Field−Effect−Transistor）
型の半導体装置およびその製造方法。
（発明の概要） 本発明は、半導体装置においてゲート電極の膜厚をゲ
ート絶縁膜の膜厚の２倍以下かつ単分子層以上とするこ
とにより、絶縁膜の電子トラップの発生と、絶縁膜への
電子注入の際に起こる界面準位の発生を抑えたものであ
る。
ート絶縁膜の膜厚の２倍以下かつ単分子層以上とするこ
とにより、絶縁膜の電子トラップの発生と、絶縁膜への
電子注入の際に起こる界面準位の発生を抑えたものであ
る。
（従来の技術） 従来、半導体装置のゲート絶縁膜と多結晶シリコンゲー
ト等から成るゲート電極のそれぞれの膜厚比は半導体装
置がMOS型トランジスタであれば通常１対６から１対８
程度（第２図）、半導体装置がフローティングゲート型
メモリトランジスタであれば１対10以上であった（第３
図）。なお、第２図と第３図において１はn+ソース領
域、２はn+ドレイン領域、３はゲート絶縁膜、８はＰ型
シリコン基板、４はゲート電極、５はフローティングゲ
ート電極、６はコントロールゲート電極である。Ｃ−Ｖ
曲線の電圧シフトを第５図や第６図の絶縁膜と酸化膜中
と界面準位にトラップされた電子数の割合の関係に用い
ることができるが、従来は第５図や第６図の点Ｃに示す
ように100や200Åの絶縁膜に対し3000Å程度のゲート電
極を形成している。
ト等から成るゲート電極のそれぞれの膜厚比は半導体装
置がMOS型トランジスタであれば通常１対６から１対８
程度（第２図）、半導体装置がフローティングゲート型
メモリトランジスタであれば１対10以上であった（第３
図）。なお、第２図と第３図において１はn+ソース領
域、２はn+ドレイン領域、３はゲート絶縁膜、８はＰ型
シリコン基板、４はゲート電極、５はフローティングゲ
ート電極、６はコントロールゲート電極である。Ｃ−Ｖ
曲線の電圧シフトを第５図や第６図の絶縁膜と酸化膜中
と界面準位にトラップされた電子数の割合の関係に用い
ることができるが、従来は第５図や第６図の点Ｃに示す
ように100や200Åの絶縁膜に対し3000Å程度のゲート電
極を形成している。
（発明が解決しようとする課題） 従来のように、ゲート絶縁膜厚に比べ多結晶シリコン
ゲート等から成るゲート電極膜厚が厚い場合には、絶縁
膜中に電子トラップが多く、また絶縁膜への電子注入に
よって絶縁膜とSi基板の間に界面準位が多く発生し半導
体装置のの経時変化を起こしていた。よって半導体装置
がMOSトランジスタであればトランジスタのしきい値の
変化を起こしていた。また半導体装置がフローティング
ゲート型メモリトランジスタであればゲート絶縁膜中と
界面準位に電子がトラップされてメモリの書換え回数限
界の低下を起こしていた。
ゲート等から成るゲート電極膜厚が厚い場合には、絶縁
膜中に電子トラップが多く、また絶縁膜への電子注入に
よって絶縁膜とSi基板の間に界面準位が多く発生し半導
体装置のの経時変化を起こしていた。よって半導体装置
がMOSトランジスタであればトランジスタのしきい値の
変化を起こしていた。また半導体装置がフローティング
ゲート型メモリトランジスタであればゲート絶縁膜中と
界面準位に電子がトラップされてメモリの書換え回数限
界の低下を起こしていた。
（課題を解決するための手段） 本発明では、半導体装置の多結晶シリコンゲート等の
ゲート電極の膜厚をゲート絶縁膜厚の２倍以下かつ単分
子層以上にした。
ゲート電極の膜厚をゲート絶縁膜厚の２倍以下かつ単分
子層以上にした。
（作用） 本発明のように形成された半導体装置は、ゲート絶縁
膜中の電子トラップと、ゲート絶縁膜への電子注入によ
って発生する界面準位が少ないために、半導体装置の経
時変化を少なくすることができる。
膜中の電子トラップと、ゲート絶縁膜への電子注入によ
って発生する界面準位が少ないために、半導体装置の経
時変化を少なくすることができる。
（実施例） 以下に、本発明の半導体装置およびその製造方法の実
施例を図面にもとづいて説明する。実施例においてはゲ
ート絶縁膜にシリコン酸化膜を用いたMOS型半導体装置
について説明するが、シリコン酸化膜に限定する必要は
ないことは言うまでもない。またゲート電極は多結晶シ
リコンゲートについて説明するがシリサイドもしくはポ
リサイドなどであっても構わない。
施例を図面にもとづいて説明する。実施例においてはゲ
ート絶縁膜にシリコン酸化膜を用いたMOS型半導体装置
について説明するが、シリコン酸化膜に限定する必要は
ないことは言うまでもない。またゲート電極は多結晶シ
リコンゲートについて説明するがシリサイドもしくはポ
リサイドなどであっても構わない。
（実施例１） 第１図は、本発明によるSiのＮチャネルMOS型トラン
ジスタの構造断面図である。Ｐ型シリコン基板８の表面
部分のＰ型チャネル領域を挟んで、n+ソース領域１及び
n+ドレイン領域２が設けられ、Ｐ型チャネル領域上にゲ
ート酸化膜３が形成され、更にその上にはゲート酸化膜
の膜厚の２倍以下かつ単分子層以上の膜厚を有する多結
晶シリコンから成るゲート電極４が形成されている。第
５図のＣ−Ｖ曲線の電圧シフトを100Åのゲート酸化膜
を用いたときのゲート電極膜厚と絶縁膜注と界面準位に
トラップされた電子数の割合の関係に用いることができ
る。ここにおいて、曲線ａは乾燥（ドライ:Dry）酸化に
より製造された本発明の半導体装置の特性を表し、また
曲線ｂはCl（クロロ）を混入した酸化により製造された
本発明の半導体装置の特性を表している。曲線ａより不
純物ドープされた多結晶シリコン膜厚の範囲は上限は酸
化膜厚の２倍以下、また下限はゲート電極として機能す
る単分子層以上であればよいが実用上は５〜10層が好ま
しい。この範囲内にしたときに電子トラップが著しく減
少することが判る。また酸素のみもしくは希釈された酸
素による酸化膜においても効果はあるが、酸化膜中にCl
（クロロ）を混入することにより、さらに電子トラップ
は顕著に減少することが曲線ｂより理解される。膜厚の
範囲においては曲線ａと同様である。ゲート酸化膜中に
Cl（クロロ）を混入する方法にはHCl酸化、TCA（トリク
ロロエタン）,TCE（トリクロロエチレン）を酸素中に混
入した酸化法、Clのイオン注入などがあるがここでは一
般的なTCAを酸素中に混入する酸化（TCA酸化）について
説明する。TCA酸化を用いる場合には、950℃−1050℃の
範囲内で行うと効果的である。また第６図のＣ−Ｖ曲線
の電圧シフトを200Åのゲート酸化膜を用いたときのゲ
ート電極膜厚と絶縁膜中と界面準位にトラップされた電
子数の割合の関係に用いることができる。ここにおいて
も第５図と同様に曲線ａは乾燥（ドライ:Dry）酸化によ
り製造された本発明の半導体装置の特性を表し、また曲
線ｂはCl（クロロ）を混入した酸化により製造された本
発明の半導体装置の特性を表しており、第５図と同様の
範囲において従来技術に比べ特性が改善されている。
ジスタの構造断面図である。Ｐ型シリコン基板８の表面
部分のＰ型チャネル領域を挟んで、n+ソース領域１及び
n+ドレイン領域２が設けられ、Ｐ型チャネル領域上にゲ
ート酸化膜３が形成され、更にその上にはゲート酸化膜
の膜厚の２倍以下かつ単分子層以上の膜厚を有する多結
晶シリコンから成るゲート電極４が形成されている。第
５図のＣ−Ｖ曲線の電圧シフトを100Åのゲート酸化膜
を用いたときのゲート電極膜厚と絶縁膜注と界面準位に
トラップされた電子数の割合の関係に用いることができ
る。ここにおいて、曲線ａは乾燥（ドライ:Dry）酸化に
より製造された本発明の半導体装置の特性を表し、また
曲線ｂはCl（クロロ）を混入した酸化により製造された
本発明の半導体装置の特性を表している。曲線ａより不
純物ドープされた多結晶シリコン膜厚の範囲は上限は酸
化膜厚の２倍以下、また下限はゲート電極として機能す
る単分子層以上であればよいが実用上は５〜10層が好ま
しい。この範囲内にしたときに電子トラップが著しく減
少することが判る。また酸素のみもしくは希釈された酸
素による酸化膜においても効果はあるが、酸化膜中にCl
（クロロ）を混入することにより、さらに電子トラップ
は顕著に減少することが曲線ｂより理解される。膜厚の
範囲においては曲線ａと同様である。ゲート酸化膜中に
Cl（クロロ）を混入する方法にはHCl酸化、TCA（トリク
ロロエタン）,TCE（トリクロロエチレン）を酸素中に混
入した酸化法、Clのイオン注入などがあるがここでは一
般的なTCAを酸素中に混入する酸化（TCA酸化）について
説明する。TCA酸化を用いる場合には、950℃−1050℃の
範囲内で行うと効果的である。また第６図のＣ−Ｖ曲線
の電圧シフトを200Åのゲート酸化膜を用いたときのゲ
ート電極膜厚と絶縁膜中と界面準位にトラップされた電
子数の割合の関係に用いることができる。ここにおいて
も第５図と同様に曲線ａは乾燥（ドライ:Dry）酸化によ
り製造された本発明の半導体装置の特性を表し、また曲
線ｂはCl（クロロ）を混入した酸化により製造された本
発明の半導体装置の特性を表しており、第５図と同様の
範囲において従来技術に比べ特性が改善されている。
（実施例２） 第４図は、本発明によるフローティングゲート型メモ
リトランジスタの構造断面図である。Ｐ型シリコン基板
８のＰ型チャネル領域を挟んで，n+ソース領域１及びn+
ドレイン領域２が設けられ,P型チャネル領域上にゲート
酸化膜３が設けられ更にその上にゲート酸化膜厚の２倍
以下かつ単分子層以上の膜厚をもつ多結晶シリコンゲー
トから成るフローティングゲート電極５を設け、さらに
その上に絶縁膜７を介してコントロールゲート電極６を
設けた構造になっている。
リトランジスタの構造断面図である。Ｐ型シリコン基板
８のＰ型チャネル領域を挟んで，n+ソース領域１及びn+
ドレイン領域２が設けられ,P型チャネル領域上にゲート
酸化膜３が設けられ更にその上にゲート酸化膜厚の２倍
以下かつ単分子層以上の膜厚をもつ多結晶シリコンゲー
トから成るフローティングゲート電極５を設け、さらに
その上に絶縁膜７を介してコントロールゲート電極６を
設けた構造になっている。
（実施例３） 本発明によるSiのＮチャネルMOS型トランジスタの製
造工程順断面図を説明する。第７図（ａ）は、Ｐ型シリ
コン基板８のＰ型チャネル領域上にゲート酸化膜３を形
成したところを示している。ゲート酸化膜の形成方法に
は熱酸化法やCVD法によるものがあるがここでは熱酸化
によるものを用いた。第７図（ｂ）はゲート酸化膜の膜
厚の２倍以下かつ単分子層以上の膜厚を持つ不純物ドー
プされた多結晶シリコン膜９を形成したところを示して
いる。ゲート酸化膜の膜厚の２倍以下かつ単分子層以上
の不純物ドープされた薄い膜待つのゲート電極を形成す
る方法るはCVD法や減圧CVD法によりゲート電極を形成し
た後，POCl3などにより不純物ドープする方法などがあ
るが、膜厚制御の点ではMLE（Molecular Layer Epitax
y）法による薄い膜厚のゲート電極形成に不純物ドープ
する方法が優れている。また不純物ドープしながら薄い
膜厚のゲート電極を形成する方法には、PH2などのガス
を混入して行うCVD法や減圧CVD法等があるが、膜厚制御
の点ではMLD（Molecular Layer Doping）法が特に優れ
ている。第７図（ｃ）はレジストもしくはレジストおよ
びゲート電極４をマスクとしてゲート酸化膜３を介して
ＰやAsなどのｎ型不純物のイオン注入によってn+ソース
領域１及びn+ドレイン領域２を形成した後、レジストを
除去したところを示している。
造工程順断面図を説明する。第７図（ａ）は、Ｐ型シリ
コン基板８のＰ型チャネル領域上にゲート酸化膜３を形
成したところを示している。ゲート酸化膜の形成方法に
は熱酸化法やCVD法によるものがあるがここでは熱酸化
によるものを用いた。第７図（ｂ）はゲート酸化膜の膜
厚の２倍以下かつ単分子層以上の膜厚を持つ不純物ドー
プされた多結晶シリコン膜９を形成したところを示して
いる。ゲート酸化膜の膜厚の２倍以下かつ単分子層以上
の不純物ドープされた薄い膜待つのゲート電極を形成す
る方法るはCVD法や減圧CVD法によりゲート電極を形成し
た後，POCl3などにより不純物ドープする方法などがあ
るが、膜厚制御の点ではMLE（Molecular Layer Epitax
y）法による薄い膜厚のゲート電極形成に不純物ドープ
する方法が優れている。また不純物ドープしながら薄い
膜厚のゲート電極を形成する方法には、PH2などのガス
を混入して行うCVD法や減圧CVD法等があるが、膜厚制御
の点ではMLD（Molecular Layer Doping）法が特に優れ
ている。第７図（ｃ）はレジストもしくはレジストおよ
びゲート電極４をマスクとしてゲート酸化膜３を介して
ＰやAsなどのｎ型不純物のイオン注入によってn+ソース
領域１及びn+ドレイン領域２を形成した後、レジストを
除去したところを示している。
（実施例４） 本発明によるSiのＮチャネルMOS型トラジスタの他の
製造工程順断面図を説明する。第８図（ａ）は、Ｐ型シ
リコン基板８のＰ型チャネル領域上にゲート酸化膜３を
形成したところを示している。第８図（ｂ）は多結晶シ
リコン膜９を形成後にPOCl3等のガスを用いｎ型に不純
物ドープしたところを示している。第８図（ｃ）はエッ
チングにより多結晶シリコン膜９をゲート絶縁膜の２倍
以下かつ単分子層以上の膜厚まで薄くしたところを示し
ている。第８図（ｄ）はレジストもしくはレジストおよ
びゲート電極４をマスクとしてゲート酸化膜３を介して
ＰやAsなどのｎ型不純物のイオン注入によってn+ソース
領域１及びn+ドレイン領域２を形成した後、レジストを
除去したところを示している。
製造工程順断面図を説明する。第８図（ａ）は、Ｐ型シ
リコン基板８のＰ型チャネル領域上にゲート酸化膜３を
形成したところを示している。第８図（ｂ）は多結晶シ
リコン膜９を形成後にPOCl3等のガスを用いｎ型に不純
物ドープしたところを示している。第８図（ｃ）はエッ
チングにより多結晶シリコン膜９をゲート絶縁膜の２倍
以下かつ単分子層以上の膜厚まで薄くしたところを示し
ている。第８図（ｄ）はレジストもしくはレジストおよ
びゲート電極４をマスクとしてゲート酸化膜３を介して
ＰやAsなどのｎ型不純物のイオン注入によってn+ソース
領域１及びn+ドレイン領域２を形成した後、レジストを
除去したところを示している。
（実施例５） 本発明によるSiのＮチャネルMOS型トランジスタの他
の製造工程順断面図を説明する。第９図（ａ）は、Ｐ型
シリコン基板８のＰ型チャネル領域上にゲート酸化膜３
を形成したところを示している。第９図（ｂ）はゲート
酸化膜の膜厚の２倍以下かつ単分子層以上の膜厚を持つ
不純物ドープされた多結晶シリコン膜９を形成したとこ
ろを示している。この場合、多結晶シリコン膜９を形成
後に不純物ドープしても、不純物ドープしながら多結晶
シリコンを形成してもよい。第９図（ｃ）はフォトリソ
グラフィーによって形成されたゲート電極４上にCVD法
などによるSiO2等からなる絶縁膜７を形成し、ゲート電
極４をマスクとしてゲート酸化膜３と絶縁膜７を介して
ＰやAsなどのｎ型の不純物のイオン注入によってn+ソー
ス領域１及びn+ドレイン領域２を形成したところを示し
ている。
の製造工程順断面図を説明する。第９図（ａ）は、Ｐ型
シリコン基板８のＰ型チャネル領域上にゲート酸化膜３
を形成したところを示している。第９図（ｂ）はゲート
酸化膜の膜厚の２倍以下かつ単分子層以上の膜厚を持つ
不純物ドープされた多結晶シリコン膜９を形成したとこ
ろを示している。この場合、多結晶シリコン膜９を形成
後に不純物ドープしても、不純物ドープしながら多結晶
シリコンを形成してもよい。第９図（ｃ）はフォトリソ
グラフィーによって形成されたゲート電極４上にCVD法
などによるSiO2等からなる絶縁膜７を形成し、ゲート電
極４をマスクとしてゲート酸化膜３と絶縁膜７を介して
ＰやAsなどのｎ型の不純物のイオン注入によってn+ソー
ス領域１及びn+ドレイン領域２を形成したところを示し
ている。
（実施例６） 本発明によるフローティングゲート型メモリトランジ
スタの製造工程例を説明する。第10図（ａ）は、Ｐ型シ
リコン基板８のＰ型チャネル領域上に熱酸化法によりゲ
ート酸化膜３を形成したところを示している。第10図
（ｂ）はゲート酸化膜の膜厚の２倍以下かつ単分子層以
上の膜厚を持つ不純物ドープされたフローティングゲー
ト電極となる多結晶シリコン膜９を形成したところを示
している。ゲート酸化膜の膜厚の２倍以下かつ単分子層
以上のの不純物ドープされた薄い膜厚のゲート電極を形
成する方法にはCVD法や減圧CVD法によりゲート電極を形
成した後，POCl3などにより不純物ドープする方法など
があるが、膜厚制御の点ではMLE（Molecular Layer Epi
taxy）法による薄い膜厚のゲート電極形成後に不純物ド
ープする方法が優れている。また不純物ドープしながら
薄い膜厚のゲート電極を形成する方法には、PH3などの
ガスを混入して行うCVD法や減圧CVD法等あるが、膜厚制
御の点ではMLD（Molecular Layer Doping）法が特に優
れている。第10図（ｃ）は絶縁膜７を形成し、その上に
コントロールゲート電極６を形成後、コントロールゲー
ト電極６及びフローティングゲート電極５をマスクとし
てゲート酸化膜３を介してイオン注入によってn+ソース
領域１及びn+ドレイン領域２を形成したところを示して
いる。
スタの製造工程例を説明する。第10図（ａ）は、Ｐ型シ
リコン基板８のＰ型チャネル領域上に熱酸化法によりゲ
ート酸化膜３を形成したところを示している。第10図
（ｂ）はゲート酸化膜の膜厚の２倍以下かつ単分子層以
上の膜厚を持つ不純物ドープされたフローティングゲー
ト電極となる多結晶シリコン膜９を形成したところを示
している。ゲート酸化膜の膜厚の２倍以下かつ単分子層
以上のの不純物ドープされた薄い膜厚のゲート電極を形
成する方法にはCVD法や減圧CVD法によりゲート電極を形
成した後，POCl3などにより不純物ドープする方法など
があるが、膜厚制御の点ではMLE（Molecular Layer Epi
taxy）法による薄い膜厚のゲート電極形成後に不純物ド
ープする方法が優れている。また不純物ドープしながら
薄い膜厚のゲート電極を形成する方法には、PH3などの
ガスを混入して行うCVD法や減圧CVD法等あるが、膜厚制
御の点ではMLD（Molecular Layer Doping）法が特に優
れている。第10図（ｃ）は絶縁膜７を形成し、その上に
コントロールゲート電極６を形成後、コントロールゲー
ト電極６及びフローティングゲート電極５をマスクとし
てゲート酸化膜３を介してイオン注入によってn+ソース
領域１及びn+ドレイン領域２を形成したところを示して
いる。
（実施例７） 本発明によるフローティングゲート型メモリトランジ
スタの他の製造工程例を説明する。第11図（ａ）は、Ｐ
型シリコン基板８のＰ型チャネル領域上にゲート酸化膜
３を形成したところを示している。第11図（ｂ）はゲー
ト酸化膜上にPOCl3等のガスを用い不純物ドープされた
多結晶シリコン膜９を形成したところを示している。第
11図（ｃ）はエッチングにより多結晶シリコン膜９をゲ
ート絶縁膜の２倍以下かつ単分子層以上の膜厚としたと
ころを示している。第11図（ｄ）は絶縁膜７を形成し、
その上にコントロールゲート電極６を形成後、コントロ
ールゲート電極６及びフローティングゲート電極５をマ
スクとしてゲート酸化膜３を介してＰやAsなどのｎ型不
純物のイオン注入によってn+ソース領域１及びn+ドレイ
ン領域２を形成したところを示している。
スタの他の製造工程例を説明する。第11図（ａ）は、Ｐ
型シリコン基板８のＰ型チャネル領域上にゲート酸化膜
３を形成したところを示している。第11図（ｂ）はゲー
ト酸化膜上にPOCl3等のガスを用い不純物ドープされた
多結晶シリコン膜９を形成したところを示している。第
11図（ｃ）はエッチングにより多結晶シリコン膜９をゲ
ート絶縁膜の２倍以下かつ単分子層以上の膜厚としたと
ころを示している。第11図（ｄ）は絶縁膜７を形成し、
その上にコントロールゲート電極６を形成後、コントロ
ールゲート電極６及びフローティングゲート電極５をマ
スクとしてゲート酸化膜３を介してＰやAsなどのｎ型不
純物のイオン注入によってn+ソース領域１及びn+ドレイ
ン領域２を形成したところを示している。
（発明の効果） 以上のように本発明によれば、ゲート絶縁膜中の電子
トラップの発生および絶縁膜への電子注入の際に起こる
界面準位の発生を抑え信頼性の高い半導体装置を作製す
ることができる。ここでは比較的ゲート絶縁膜の薄いも
のについて説明してきたが、ゲート絶縁膜厚の厚い場合
にも適用できる。また、実施例においてＮチャネルの半
導体装置についてのみ説明したがＰチャネルの半導体装
置であっても構わない。
トラップの発生および絶縁膜への電子注入の際に起こる
界面準位の発生を抑え信頼性の高い半導体装置を作製す
ることができる。ここでは比較的ゲート絶縁膜の薄いも
のについて説明してきたが、ゲート絶縁膜厚の厚い場合
にも適用できる。また、実施例においてＮチャネルの半
導体装置についてのみ説明したがＰチャネルの半導体装
置であっても構わない。
第１図はSiのＮチャネルMOS型トランジスタの構造断面
図、第２図は従来のMOS型トランジスタの断面図、第３
図は従来のフローティングゲート型メモリトランジスタ
の断面図、第４図は本発明のフローティングゲート型メ
モリトランジスタの構造断面図、第５図はゲート絶縁膜
が100の場合のゲート電極膜厚とＣ−Ｖ曲線の電圧シフ
トとの関係図を示したもの、第６図はゲート絶縁膜200
Åの場合のゲート電極膜厚とＣ−Ｖ曲線の電圧シフトと
の関係図を示したもの、第７図（ａ）〜（ｃ）は本発明
のSiのＮチャネルMOS型トランジスタの製造工程順断面
図、第８図（ａ）〜（ｄ）は本発明のSiのＮチャネルの
MOS型トランジスタの他の製造工程順断面図、第９図
（ａ）〜（ｃ）は本発明のSiのＮチャネルMOS型トラン
ジスタの他の製造工程順断面図、第10図（ａ）〜（ｃ）
は本発明のフローティングゲート型メモリトランジスタ
の製造工程順断面図、第11図（ａ）〜（ｄ）は本発明の
フローティングゲート型メモリトランジスタの他の製造
工程順断面図を示している。 １……ソース領域 ２……ドレイン領域 ３……ゲート絶縁膜 ４……ゲート電極 ５……フローティングゲート電極 ６……コントロールゲート電極 ７……絶縁膜 ８……Ｐ型シリコン基板 ９……多結晶シリコン膜
図、第２図は従来のMOS型トランジスタの断面図、第３
図は従来のフローティングゲート型メモリトランジスタ
の断面図、第４図は本発明のフローティングゲート型メ
モリトランジスタの構造断面図、第５図はゲート絶縁膜
が100の場合のゲート電極膜厚とＣ−Ｖ曲線の電圧シフ
トとの関係図を示したもの、第６図はゲート絶縁膜200
Åの場合のゲート電極膜厚とＣ−Ｖ曲線の電圧シフトと
の関係図を示したもの、第７図（ａ）〜（ｃ）は本発明
のSiのＮチャネルMOS型トランジスタの製造工程順断面
図、第８図（ａ）〜（ｄ）は本発明のSiのＮチャネルの
MOS型トランジスタの他の製造工程順断面図、第９図
（ａ）〜（ｃ）は本発明のSiのＮチャネルMOS型トラン
ジスタの他の製造工程順断面図、第10図（ａ）〜（ｃ）
は本発明のフローティングゲート型メモリトランジスタ
の製造工程順断面図、第11図（ａ）〜（ｄ）は本発明の
フローティングゲート型メモリトランジスタの他の製造
工程順断面図を示している。 １……ソース領域 ２……ドレイン領域 ３……ゲート絶縁膜 ４……ゲート電極 ５……フローティングゲート電極 ６……コントロールゲート電極 ７……絶縁膜 ８……Ｐ型シリコン基板 ９……多結晶シリコン膜
Claims (4)
- 【請求項１】第１導電型チャネル領域と、該チャネル領
域を挟んで互いに離間する第２導電型ソース及びドレイ
ン領域と、前記チャネル領域上に設けられたゲート絶縁
膜と、多結晶シリコンであり該ゲート絶縁膜上に設けら
れたゲート電極よりなる半導体装置において、前記ゲー
ト電極の膜厚は、前記ゲート絶縁膜の膜厚の２倍以下で
かつ５〜10分子層であることを特徴とする半導体装置。 - 【請求項２】第１導電型の半導体領域の表面にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜の上に前記ゲ
ート絶縁膜の膜厚の２倍以下でかつ５〜10分子層の膜厚
のゲート電極を形成する工程と、前記ゲート電極の両側
の半導体表面に第２導電型のソース及びドレイン領域を
形成する工程よりなることを特徴とする半導体装置の製
造方法。 - 【請求項３】前記ゲート絶縁膜はClを含んでいる請求項
１記載の半導体装置。 - 【請求項４】前記ゲート絶縁膜はClを含んでいる請求項
２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133095A JP2719642B2 (ja) | 1990-05-23 | 1990-05-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133095A JP2719642B2 (ja) | 1990-05-23 | 1990-05-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JPH0428265A JPH0428265A (ja) | 1992-01-30 |
| JP2719642B2 true JP2719642B2 (ja) | 1998-02-25 |
Family
ID=15096723
Family Applications (1)
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|---|---|---|---|
| JP2133095A Expired - Lifetime JP2719642B2 (ja) | 1990-05-23 | 1990-05-23 | 半導体装置およびその製造方法 |
Country Status (1)
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| JP (1) | JP2719642B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10505083B2 (en) | 2007-07-11 | 2019-12-10 | Cree, Inc. | Coating method utilizing phosphor containment structure and devices fabricated using same |
Family Cites Families (3)
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|---|---|---|---|---|
| JPS5279883A (en) * | 1975-12-26 | 1977-07-05 | Nec Corp | Non-volatile semiconductor memory element |
| JPS5310983A (en) * | 1977-03-28 | 1978-01-31 | Toshiba Corp | Insulated gate type field effect transistor |
| JPH0242725A (ja) * | 1988-08-03 | 1990-02-13 | Hitachi Ltd | 半導体装置の製造方法 |
-
1990
- 1990-05-23 JP JP2133095A patent/JP2719642B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 香山晋編 超高速ＭＯＳデバイス 培風館 Ｐ．１２０−１２３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0428265A (ja) | 1992-01-30 |
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