JPH02191340A - 電界効果型半導体装置およびその製造方法 - Google Patents
電界効果型半導体装置およびその製造方法Info
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- JPH02191340A JPH02191340A JP1056611A JP5661189A JPH02191340A JP H02191340 A JPH02191340 A JP H02191340A JP 1056611 A JP1056611 A JP 1056611A JP 5661189 A JP5661189 A JP 5661189A JP H02191340 A JPH02191340 A JP H02191340A
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
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- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電界効果型半導体装置およびその製造方法に関
し、特に、改良されたＬＤＤ （Ｌ ｉ ｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｌｎ）ＭＯＳトランジスタおよ
びその製造方法に関する。
し、特に、改良されたＬＤＤ （Ｌ ｉ ｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｌｎ）ＭＯＳトランジスタおよ
びその製造方法に関する。
［従来の技術］
初期の電界効果型ＭＯＳ）ランジスタの一般的な構造は
、半導体基板の表面から成る深さで形成された、前記半
導体基板とは逆の導電型式の拡散層の１対のソース・ド
レインと、このソース−ドレイン間の前記半導体基板上
に絶縁層を介して形成される導電層のゲートとを含む。
、半導体基板の表面から成る深さで形成された、前記半
導体基板とは逆の導電型式の拡散層の１対のソース・ド
レインと、このソース−ドレイン間の前記半導体基板上
に絶縁層を介して形成される導電層のゲートとを含む。
近年、回路素子の微細化が進むにつれ、ＭＯＳトランジ
スタのソース・ドレイン間の長さ、すなわち、チャネル
長も短くなってきた。これに伴ない、上記のような構造
のＭＯＳ）ランジスタは以下のような問題を呈した。
スタのソース・ドレイン間の長さ、すなわち、チャネル
長も短くなってきた。これに伴ない、上記のような構造
のＭＯＳ）ランジスタは以下のような問題を呈した。
ｎチャネルＭＯＳトランジスタの場合を例にとって説明
する。ｎチャネルＭＯＳトランジスタは、その導通時に
、ソースからドレインに電子が流れるように、すなわち
、ドレイン電流が流れるようにソース舎ドレイン間にチ
ャネルを生じる。一方、ドレイン近傍には空乏層が存在
しここでの電界強度は非常に強くなっている。そのため
、ドレイン電流である電子はドレイン近傍で加速され高
いエネルギを持つ。そのため、これが結晶格子に衝突す
る際電子が放出され（この電子をホットエレクトロンと
いう）、電子−正孔対が生じる衝突電離が起こる。一般
に、ｎチャネルＭＯ８）ランジスタのゲートおよびドレ
インには正電位が与えられ、基板には負電位が与えられ
る。したがって、衝突電離によって生じた正孔は基板側
に流れるが、生じた電子の一部はドレイン方向でなく、
ゲート方向へ流れる。この結果、ゲート下部に存在する
絶縁層に電子が捕獲され、絶縁層は負に帯電する。
する。ｎチャネルＭＯＳトランジスタは、その導通時に
、ソースからドレインに電子が流れるように、すなわち
、ドレイン電流が流れるようにソース舎ドレイン間にチ
ャネルを生じる。一方、ドレイン近傍には空乏層が存在
しここでの電界強度は非常に強くなっている。そのため
、ドレイン電流である電子はドレイン近傍で加速され高
いエネルギを持つ。そのため、これが結晶格子に衝突す
る際電子が放出され（この電子をホットエレクトロンと
いう）、電子−正孔対が生じる衝突電離が起こる。一般
に、ｎチャネルＭＯ８）ランジスタのゲートおよびドレ
インには正電位が与えられ、基板には負電位が与えられ
る。したがって、衝突電離によって生じた正孔は基板側
に流れるが、生じた電子の一部はドレイン方向でなく、
ゲート方向へ流れる。この結果、ゲート下部に存在する
絶縁層に電子が捕獲され、絶縁層は負に帯電する。
このため、しきい値電圧の経時変化や相互コンダクタン
スの劣化など、トランジスタとしての使用上、問題が生
じた。
スの劣化など、トランジスタとしての使用上、問題が生
じた。
そこで、上記のような問題を解消するために、ＬＤＤＭ
ＯＳ トランジスタが開発された。現在、ＬＤＤＭＯＳ
トランジスタは、１つのトランジスタと１つの容量性素
子とからなるメモリセルを有したＤＲＡＭ （ダイナミ
ックランダムアクセスメモリ）などに用いられている。
ＯＳ トランジスタが開発された。現在、ＬＤＤＭＯＳ
トランジスタは、１つのトランジスタと１つの容量性素
子とからなるメモリセルを有したＤＲＡＭ （ダイナミ
ックランダムアクセスメモリ）などに用いられている。
現在知られているＬＤＤＭＯＳトランジスタはたとえば
、特開昭６２−２４１３７５号公報、特開昭６２−３３
４７０号公報およびｒＦａｂｒｉｃａｔｉｏｎ ｏｆ
Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＬＤＤＦＥＴ
’ Ｓ ｗｉｔｈ ０ｘｉｄｅ Ｓｉｄ
ｅｗａｌｌ−９ｐａｃｅｒ Ｔｅｃｈｎｏｌｏｇｙ
Ｊ（ＩＥ’ ＴＲＡＮＳＡＣＴＩＯＮＳ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥ、Ｖｏｌ、ＥＤ−２９゜
Ｎｏ、４、Ａｐｒｉｌ １９８２．Ｐ、 Ｐ、５
９０−５９６）に示されている。
、特開昭６２−２４１３７５号公報、特開昭６２−３３
４７０号公報およびｒＦａｂｒｉｃａｔｉｏｎ ｏｆ
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ｅｗａｌｌ−９ｐａｃｅｒ Ｔｅｃｈｎｏｌｏｇｙ
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ＥＣＴＲＯＮ ＤＥＶＩＣＥ、Ｖｏｌ、ＥＤ−２９゜
Ｎｏ、４、Ａｐｒｉｌ １９８２．Ｐ、 Ｐ、５
９０−５９６）に示されている。
第５図（ａ）は上記文献に示されたＬＤＤＭＯＳトラン
ジスタの構造を示す断面図である。図を参照して、この
ＬＤＤＭＯＳ トランジスタは、ｐ型の半導体基板１と
、このｐ型半導体基板１の主面上にゲート絶縁膜３を介
して形成されたゲート電極２と、前記ゲート電極２およ
びゲート絶縁膜３の側壁に形成された側壁絶縁膜（サイ
ドウオール）４と、ゲート電極２の側部部分下まで延び
るように半導体基板１の主面に形成された１対のｎ型拡
散層５ａおよび５ｂと、側壁絶縁膜４の下方部分下に延
び、しかしゲート電極２の側部部分下までは延びないよ
うに半導体基板１の主面に形成された１対のｎ型拡散層
６ａおよび６ｂとを含む。
ジスタの構造を示す断面図である。図を参照して、この
ＬＤＤＭＯＳ トランジスタは、ｐ型の半導体基板１と
、このｐ型半導体基板１の主面上にゲート絶縁膜３を介
して形成されたゲート電極２と、前記ゲート電極２およ
びゲート絶縁膜３の側壁に形成された側壁絶縁膜（サイ
ドウオール）４と、ゲート電極２の側部部分下まで延び
るように半導体基板１の主面に形成された１対のｎ型拡
散層５ａおよび５ｂと、側壁絶縁膜４の下方部分下に延
び、しかしゲート電極２の側部部分下までは延びないよ
うに半導体基板１の主面に形成された１対のｎ型拡散層
６ａおよび６ｂとを含む。
また、ｎ型拡散層５ａおよび５ｂの不純物濃度はｎ型拡
散層６ａおよび６ｂのそれよりも低い。このトランジス
タのソース領域はｎ型拡散層５ａおよび６ｂであり、ド
レイン領域はｎ型拡散層５ｂおよび６ｂである。このよ
うに、ＬＤＤＭＯＳ ）ランジスタは、そのソース／ド
レイン領域が、不純物濃度の異なる２つの拡散層によっ
て形成されていることを特徴とする。
散層６ａおよび６ｂのそれよりも低い。このトランジス
タのソース領域はｎ型拡散層５ａおよび６ｂであり、ド
レイン領域はｎ型拡散層５ｂおよび６ｂである。このよ
うに、ＬＤＤＭＯＳ ）ランジスタは、そのソース／ド
レイン領域が、不純物濃度の異なる２つの拡散層によっ
て形成されていることを特徴とする。
次に、このように構成されたＬＤＤＭＯＳ ）ランジス
タの製造方法を、第５図（ｂ）および第５図（ｃ）を用
いて説明する。まず、第５図（ｂ）を参照して、ｐ型の
半導体基板１の主面上にゲート絶縁膜３を形成し、さら
にゲート絶縁膜３上にゲート電極２を形成する。このゲ
ート電極２はたとえば多結晶シリコンまたは高融点金属
のような導電材料を半導体基板１の主面上およびゲート
絶縁！Ｉ３上の全面に形成した後、プラズマ反応を利用
した反応性イオンエツチングにより選択的にエツチング
することによって形成される。次に、第５図（Ｃ）を参
照して、ゲート電極２をマスクの一部として自己整合的
にｎ型の不純物、たとえば砒素（Ａｓ）を１×１０１２
／ｃｍ２〜１ｘ１０”／ｃｍ２程度の濃度で半導体基板
１の主面にイオン注入する。その結果、ゲート電極２の
両側における半導体基板１の主面から成る深さで低濃度
の不純物拡散層が形成される。その後、ゲート電極２の
両側壁にそれぞれ側壁絶縁膜４を形成する。この側壁絶
縁膜４は、まず、ゲート電極２上および半導体基板１の
主面上に、一定膜厚のシリコン酸化膜を形成し、次いで
イオンエツチング等の異方性エツチングをゲート電極２
の表面が露出するまで行なうことにより形成される。そ
の後、ゲート電極２および側壁絶縁Ｍ４をマスクの一部
として自己整合的にｎ型の不純物、たとえばリン（Ｐ）
をｌＸ１０”／ｃｍ２以上の濃度で半導体基板１の主面
にイオン注入する。その結果、ゲート電極２の両側にお
ける半導体基板１の主面から成る深さで高濃度の不純物
拡散層が形成される。
タの製造方法を、第５図（ｂ）および第５図（ｃ）を用
いて説明する。まず、第５図（ｂ）を参照して、ｐ型の
半導体基板１の主面上にゲート絶縁膜３を形成し、さら
にゲート絶縁膜３上にゲート電極２を形成する。このゲ
ート電極２はたとえば多結晶シリコンまたは高融点金属
のような導電材料を半導体基板１の主面上およびゲート
絶縁！Ｉ３上の全面に形成した後、プラズマ反応を利用
した反応性イオンエツチングにより選択的にエツチング
することによって形成される。次に、第５図（Ｃ）を参
照して、ゲート電極２をマスクの一部として自己整合的
にｎ型の不純物、たとえば砒素（Ａｓ）を１×１０１２
／ｃｍ２〜１ｘ１０”／ｃｍ２程度の濃度で半導体基板
１の主面にイオン注入する。その結果、ゲート電極２の
両側における半導体基板１の主面から成る深さで低濃度
の不純物拡散層が形成される。その後、ゲート電極２の
両側壁にそれぞれ側壁絶縁膜４を形成する。この側壁絶
縁膜４は、まず、ゲート電極２上および半導体基板１の
主面上に、一定膜厚のシリコン酸化膜を形成し、次いで
イオンエツチング等の異方性エツチングをゲート電極２
の表面が露出するまで行なうことにより形成される。そ
の後、ゲート電極２および側壁絶縁Ｍ４をマスクの一部
として自己整合的にｎ型の不純物、たとえばリン（Ｐ）
をｌＸ１０”／ｃｍ２以上の濃度で半導体基板１の主面
にイオン注入する。その結果、ゲート電極２の両側にお
ける半導体基板１の主面から成る深さで高濃度の不純物
拡散層が形成される。
次に、注入したイオンの活性化を熱処理によって行なう
ことにより、低濃度のｎ型拡散層５ａおよび５ｂの一端
はゲート電極２の側部下方まで延び、高濃度のｎ型拡散
層６ａおよび６ｂは側壁絶縁膜４の側部下方まで延びる
。しかし、ｎ型拡散層６ａおよび６ｂの一端はゲート電
極２の側部下方までは延びない。
ことにより、低濃度のｎ型拡散層５ａおよび５ｂの一端
はゲート電極２の側部下方まで延び、高濃度のｎ型拡散
層６ａおよび６ｂは側壁絶縁膜４の側部下方まで延びる
。しかし、ｎ型拡散層６ａおよび６ｂの一端はゲート電
極２の側部下方までは延びない。
以上のように、ＬＤＤＭＯＳトランジスタのソース・ド
レイン領域は低濃度不純物拡散層と高濃度不純物拡散層
とを含む。したがって、第５図（ａ）を参照して、トラ
ンジスタ使用時におけるドレイン近傍に生じる空乏層の
延びは、低濃度不純物拡散層と高濃度不純物拡散層のず
れ部分の長さ込に対応して長くなる。このため、空乏層
における電界の強さは、従来のＭＯＳ）ランジスタに比
べて低下する。その結果、ドレイン電極１ｄが得るエネ
ルギが減少し、ホットエレクトロンの発生が抑制され、
ゲート絶縁膜への電子の注入が起こりにくくなる。しか
しながら、ドレインを形成するｎ型拡散層５ｂおよび６
ｂの近傍は、やはり他の部分に比べ強電界となっている
のでドレイン近傍で発生するホットエレクトロンは皆無
とは言えず、従来よりも少量ではあるがホットエレクト
ロンが発生する。一方、ドレインを形成している５ｂお
よび６ｂは共に側壁絶縁膜４の下部まで延びる。そのた
め、発生したホットエレクトロンは主に側壁絶縁膜４に
トラップされる。トラップされたホットエレクトロンは
、側壁絶縁膜４の下方まで延びるｎ型拡散層５ｂ表面の
本来の極性を打消し反転させる。よって、ｎ型拡散層５
ｂの不純物濃度は実効的に低下する。この結果、トラン
ジスタのソース抵抗が増大し相互コンダクタンス２ｍ等
が劣化するという問題があった。
レイン領域は低濃度不純物拡散層と高濃度不純物拡散層
とを含む。したがって、第５図（ａ）を参照して、トラ
ンジスタ使用時におけるドレイン近傍に生じる空乏層の
延びは、低濃度不純物拡散層と高濃度不純物拡散層のず
れ部分の長さ込に対応して長くなる。このため、空乏層
における電界の強さは、従来のＭＯＳ）ランジスタに比
べて低下する。その結果、ドレイン電極１ｄが得るエネ
ルギが減少し、ホットエレクトロンの発生が抑制され、
ゲート絶縁膜への電子の注入が起こりにくくなる。しか
しながら、ドレインを形成するｎ型拡散層５ｂおよび６
ｂの近傍は、やはり他の部分に比べ強電界となっている
のでドレイン近傍で発生するホットエレクトロンは皆無
とは言えず、従来よりも少量ではあるがホットエレクト
ロンが発生する。一方、ドレインを形成している５ｂお
よび６ｂは共に側壁絶縁膜４の下部まで延びる。そのた
め、発生したホットエレクトロンは主に側壁絶縁膜４に
トラップされる。トラップされたホットエレクトロンは
、側壁絶縁膜４の下方まで延びるｎ型拡散層５ｂ表面の
本来の極性を打消し反転させる。よって、ｎ型拡散層５
ｂの不純物濃度は実効的に低下する。この結果、トラン
ジスタのソース抵抗が増大し相互コンダクタンス２ｍ等
が劣化するという問題があった。
さらに、使用時間が長くなるほど側壁絶縁膜４にトラッ
プされるホットエレクトロンの量が増加するため、これ
に伴ないｎ型拡散層５ｂの実効的な不純物濃度も極めて
低くなる。その結果、ドレインとして機能する部分は高
濃度のｎ型拡散層６ｂのみとなる。これは、ドレインが
ゲート電極２の下部まで延びなくなることを意味する。
プされるホットエレクトロンの量が増加するため、これ
に伴ないｎ型拡散層５ｂの実効的な不純物濃度も極めて
低くなる。その結果、ドレインとして機能する部分は高
濃度のｎ型拡散層６ｂのみとなる。これは、ドレインが
ゲート電極２の下部まで延びなくなることを意味する。
この結果、ゲート電極２に正の電圧を印加することによ
ってゲート電極２下に生じる負極性の領域はドレインま
で延びにくくなる。すなわち、ソース・ドレイン間にチ
ャネルが生じにくくなる。よって、このトランジスタを
導通させるためのソースφゲート間電圧、すなわち、ス
レッショルホルド電圧ｖＴＨは自ずと高くならざるを得
ない。また、側壁絶縁膜４にトラップされたホットエレ
クトロンの量がさらに増加すると、もはやｎ型拡散層５
ｂの表面にはチャネルが生じにくなる。つまり、トラン
ジスタとして機能しなくなる。なお、実験の結果、１．
２μｍ以下のチャネル長さを有するｎチャネルトランジ
スタおよび０．５〜０．８μｍ以下のチャネル長さを有
するｐチャネルトランジスタを製造したときに、上記問
題点が顕著に現われた。そこで、これらの問題点を解消
するために、１対のソース／ドレイン領域を形成する、
低濃度および高濃度の拡散層が共にゲート電極の側部ま
で延びるようにしたＬＤＤＭＯＳ ）ランジスタが、ｒ
Ｔｈｅ Ｉｍｐａｃｔ ｏｆ Ｇａｔｅ−Ｄｒａ
ｉｎ ０ｖｅｒｌａｐｐｅｄ ＬＤＤ ｏｎＶＬ
ＳＩｓＪ （Ｔｅｃｈ、Ｄｉｇ、 ｏｆ １９
８７ １Ｅ” ＩＥＤＭ、Ｄｅｃ、１９８７．Ｐ。
ってゲート電極２下に生じる負極性の領域はドレインま
で延びにくくなる。すなわち、ソース・ドレイン間にチ
ャネルが生じにくくなる。よって、このトランジスタを
導通させるためのソースφゲート間電圧、すなわち、ス
レッショルホルド電圧ｖＴＨは自ずと高くならざるを得
ない。また、側壁絶縁膜４にトラップされたホットエレ
クトロンの量がさらに増加すると、もはやｎ型拡散層５
ｂの表面にはチャネルが生じにくなる。つまり、トラン
ジスタとして機能しなくなる。なお、実験の結果、１．
２μｍ以下のチャネル長さを有するｎチャネルトランジ
スタおよび０．５〜０．８μｍ以下のチャネル長さを有
するｐチャネルトランジスタを製造したときに、上記問
題点が顕著に現われた。そこで、これらの問題点を解消
するために、１対のソース／ドレイン領域を形成する、
低濃度および高濃度の拡散層が共にゲート電極の側部ま
で延びるようにしたＬＤＤＭＯＳ ）ランジスタが、ｒ
Ｔｈｅ Ｉｍｐａｃｔ ｏｆ Ｇａｔｅ−Ｄｒａ
ｉｎ ０ｖｅｒｌａｐｐｅｄ ＬＤＤ ｏｎＶＬ
ＳＩｓＪ （Ｔｅｃｈ、Ｄｉｇ、 ｏｆ １９
８７ １Ｅ” ＩＥＤＭ、Ｄｅｃ、１９８７．Ｐ。
Ｐ、８３−４１）に示されている。
第６図は、上記に示されるＬＤＤＭＯＳ）ランジスタの
構造を示す断面図である。図を参照して、このＬＤＤＭ
ＯＳトランジスタは、ｐ型の半導体基板１と、前記半導
体基板１上にゲート絶縁膜３を介して形成される、多結
晶シリコン層２ａ、多結晶シリコンの酸化膜２Ｃ，およ
び多結晶シリコン層２ａよりも小さい長さおよび幅を有
する多結晶シリコン層２ｂを含むゲート電極２と、多結
晶シリコン層２ａと２ｂとの段差部に形成された側壁絶
縁膜７と、多結晶シリコン層２ａの側部下まで延びるよ
うに半導体基板１の主面に形成された１対の低濃度ｎ型
拡散層５ａおよび５ｂと、多結晶シリコン層２ａの側部
下の半導体基板１の主面まで延び、しかし低濃度ｎ型拡
散層５ａおよび５ｂを越えないように半導体基板１の主
面に形成された１対の高濃度不純物拡散層６ａおよび６
ｂとを含む。酸化膜２ｃは絶縁層であるがその厚さが非
常に薄いためこれを挾む多結晶シリコン層２ａと２ｂと
の間には導電性が得られる。以下、このトランジスタの
ソース領域を低濃度ｎ型拡散層５ａおよび高濃度ｎ型拡
散層６ａとし、ドレイン領域を低濃度ｎ型拡散層５ｂお
よび高濃度ｎ型拡散層６ｂとして説明する。
構造を示す断面図である。図を参照して、このＬＤＤＭ
ＯＳトランジスタは、ｐ型の半導体基板１と、前記半導
体基板１上にゲート絶縁膜３を介して形成される、多結
晶シリコン層２ａ、多結晶シリコンの酸化膜２Ｃ，およ
び多結晶シリコン層２ａよりも小さい長さおよび幅を有
する多結晶シリコン層２ｂを含むゲート電極２と、多結
晶シリコン層２ａと２ｂとの段差部に形成された側壁絶
縁膜７と、多結晶シリコン層２ａの側部下まで延びるよ
うに半導体基板１の主面に形成された１対の低濃度ｎ型
拡散層５ａおよび５ｂと、多結晶シリコン層２ａの側部
下の半導体基板１の主面まで延び、しかし低濃度ｎ型拡
散層５ａおよび５ｂを越えないように半導体基板１の主
面に形成された１対の高濃度不純物拡散層６ａおよび６
ｂとを含む。酸化膜２ｃは絶縁層であるがその厚さが非
常に薄いためこれを挾む多結晶シリコン層２ａと２ｂと
の間には導電性が得られる。以下、このトランジスタの
ソース領域を低濃度ｎ型拡散層５ａおよび高濃度ｎ型拡
散層６ａとし、ドレイン領域を低濃度ｎ型拡散層５ｂお
よび高濃度ｎ型拡散層６ｂとして説明する。
次に、上記のように構成されたＬＤＤＭＯＳ トランジ
スタの製造方法を説明する。
スタの製造方法を説明する。
まず、半導体基板１の主面上にゲート絶縁膜３を形成し
、このゲート絶縁膜３上に、不純物が透過するのに十分
に薄い厚さを有する多結晶シリコン層２ａを形成する。
、このゲート絶縁膜３上に、不純物が透過するのに十分
に薄い厚さを有する多結晶シリコン層２ａを形成する。
この多結晶シリコン層２ａの表面を酸化して、非常に薄
い酸化膜２ｃを形成する。次に、この酸化膜２ｃ上およ
び半導体基板１の主面上の全面に多結晶シリコンおよび
所望のパターンのレジスト（図示せず）順次形成し、前
記レジストをマスクとして酸化膜２ｃが露出するまでプ
ラズマエツチングを行ない、多結晶シリコン層２ｂを形
成する。このとき、酸化膜２ｃは多結晶シリコン層２ａ
がエツチングされるのを妨ぐストッパの役目をする。次
に、多結晶シリコン層２ｂをマスクとして、ｎ型の低濃
度不純物を半導体基板１主面に注入する。このとき、多
結晶シリコン層２ａの膜厚は不純物が透過するのに十分
な薄い厚さになっているため、多結晶シリコン層２ａの
、多結晶シリコン層２ｂが形成されていない部分の下に
おける半導体基板１の主面から成る深さで低濃度ｎ型拡
散層５ａおよび５ｂ（破線で示す）が形成される。次に
、多結晶シリコン層２ａと２ｂとの段差部に側壁絶縁膜
７が形成される。
い酸化膜２ｃを形成する。次に、この酸化膜２ｃ上およ
び半導体基板１の主面上の全面に多結晶シリコンおよび
所望のパターンのレジスト（図示せず）順次形成し、前
記レジストをマスクとして酸化膜２ｃが露出するまでプ
ラズマエツチングを行ない、多結晶シリコン層２ｂを形
成する。このとき、酸化膜２ｃは多結晶シリコン層２ａ
がエツチングされるのを妨ぐストッパの役目をする。次
に、多結晶シリコン層２ｂをマスクとして、ｎ型の低濃
度不純物を半導体基板１主面に注入する。このとき、多
結晶シリコン層２ａの膜厚は不純物が透過するのに十分
な薄い厚さになっているため、多結晶シリコン層２ａの
、多結晶シリコン層２ｂが形成されていない部分の下に
おける半導体基板１の主面から成る深さで低濃度ｎ型拡
散層５ａおよび５ｂ（破線で示す）が形成される。次に
、多結晶シリコン層２ａと２ｂとの段差部に側壁絶縁膜
７が形成される。
この側壁絶縁膜７と多結晶シリコン層２ｂとをマスクと
して、高濃度のｎ型不純物が半導体基板１主面に注入さ
れる。これによって、多結晶シリコン層２ａの両側に高
濃度ｎ型拡散層６ａおよび６ｂ（破線で示す）が形成さ
れる。最後に、注入された不純物イオンを熱処理によっ
て活性化することにより、低濃度ｎ型拡散層５ａおよび
５ｂの領域の端部と高濃度ｎ型拡散層６ａおよび６ｂの
領域の端部とが、図中矢印の方向に延びる。これによっ
て、高濃度ｎ型拡散６ａおよび６ｂは、多結晶シリコン
層２ａの側部下まで延び、しかし低濃度ｎ型拡散層５ａ
および５ｂを越えないように半導体基板１の主面に形成
される。すなわち、低濃度ｎ型拡散層５ａおよび５ｂ（
実線で示す）と高濃度ｎ型拡散層６ａおよび６ｂ（実線
で示す）とは共に、ゲート電極２下部と重なり合う。
して、高濃度のｎ型不純物が半導体基板１主面に注入さ
れる。これによって、多結晶シリコン層２ａの両側に高
濃度ｎ型拡散層６ａおよび６ｂ（破線で示す）が形成さ
れる。最後に、注入された不純物イオンを熱処理によっ
て活性化することにより、低濃度ｎ型拡散層５ａおよび
５ｂの領域の端部と高濃度ｎ型拡散層６ａおよび６ｂの
領域の端部とが、図中矢印の方向に延びる。これによっ
て、高濃度ｎ型拡散６ａおよび６ｂは、多結晶シリコン
層２ａの側部下まで延び、しかし低濃度ｎ型拡散層５ａ
および５ｂを越えないように半導体基板１の主面に形成
される。すなわち、低濃度ｎ型拡散層５ａおよび５ｂ（
実線で示す）と高濃度ｎ型拡散層６ａおよび６ｂ（実線
で示す）とは共に、ゲート電極２下部と重なり合う。
上記のように構成されたＬＤＤＭＯＳトランジスタによ
れば、ソースΦドレイン領域を形成する低濃度および高
濃度の拡散層５ａおよび５ｂならびに６ａおよび６ｂの
一端が、共にゲート電極２を構成する下部の多結晶シリ
コン層２ａの側部下方まで延びる。このため、発生した
ホットエレクトロンがゲート絶縁膜３および側壁絶縁膜
７にトラップされることによって拡散層５ｂの不純物濃
度が実効的に低下し、ドレインが実効的に拡散層６ｂの
みから形成される場合においても、ソース・ドレイン間
のチャネル形成は阻害されない。
れば、ソースΦドレイン領域を形成する低濃度および高
濃度の拡散層５ａおよび５ｂならびに６ａおよび６ｂの
一端が、共にゲート電極２を構成する下部の多結晶シリ
コン層２ａの側部下方まで延びる。このため、発生した
ホットエレクトロンがゲート絶縁膜３および側壁絶縁膜
７にトラップされることによって拡散層５ｂの不純物濃
度が実効的に低下し、ドレインが実効的に拡散層６ｂの
みから形成される場合においても、ソース・ドレイン間
のチャネル形成は阻害されない。
［発明が解決しようとする課題］
第６図に示される従来のＬＤＤＭＯＳトランジスタはホ
ットエレクトロンに起因する問題を解消することはでき
るが、ゲート電極２を構成する多結晶シリコン層２ｂの
幅および長さを下部の多結晶シリコン層２ａのそれらよ
りも小さくするために製造工程上、次のような問題を呈
した。酸化膜２ｃの上部に多結晶シリコン層を形成し、
これをエツチングして多結晶シリコン層２ｂを形成する
際、酸化膜２Ｃがエツチングストッパとして機能した。
ットエレクトロンに起因する問題を解消することはでき
るが、ゲート電極２を構成する多結晶シリコン層２ｂの
幅および長さを下部の多結晶シリコン層２ａのそれらよ
りも小さくするために製造工程上、次のような問題を呈
した。酸化膜２ｃの上部に多結晶シリコン層を形成し、
これをエツチングして多結晶シリコン層２ｂを形成する
際、酸化膜２Ｃがエツチングストッパとして機能した。
しかし、酸化膜２ｃをエツチングストッパとして確実に
機能させるためには、酸化膜２Ｃの膜厚をある程度厚く
する必要がある。しかし、酸化膜２Ｃの膜厚を厚くしす
ぎると、多結晶シリコン層２ａと２ｂとの間の導電性が
悪化してしまい、多結晶シリコン層２ａと２ｂとがゲー
ト電極２として一体化して機能しなくなる。逆に、多結
晶シリコン層２ａと２ｂとの間の導電性を得ようとして
、酸化膜２ｃの膜厚を薄くしすぎると、酸化膜２Ｃはエ
ツチングストッパとして機能しなくなる。
機能させるためには、酸化膜２Ｃの膜厚をある程度厚く
する必要がある。しかし、酸化膜２Ｃの膜厚を厚くしす
ぎると、多結晶シリコン層２ａと２ｂとの間の導電性が
悪化してしまい、多結晶シリコン層２ａと２ｂとがゲー
ト電極２として一体化して機能しなくなる。逆に、多結
晶シリコン層２ａと２ｂとの間の導電性を得ようとして
、酸化膜２ｃの膜厚を薄くしすぎると、酸化膜２Ｃはエ
ツチングストッパとして機能しなくなる。
そこで、酸化膜２ｃが上記２つの機能のどちらも果たす
ためには、その膜厚を１０〜２ＯＡに制御しなければな
らない。これは、現在の製造技術では極めて困難である
。また、たとえ酸化膜２ｃの膜厚を上記の範囲に制御で
きたとしても、多結晶シリコン層２ｂ形成時のエツチン
グ精度を高めない限り酸化膜２ｃはエツチングストッパ
として機能し難い。
ためには、その膜厚を１０〜２ＯＡに制御しなければな
らない。これは、現在の製造技術では極めて困難である
。また、たとえ酸化膜２ｃの膜厚を上記の範囲に制御で
きたとしても、多結晶シリコン層２ｂ形成時のエツチン
グ精度を高めない限り酸化膜２ｃはエツチングストッパ
として機能し難い。
ソース・ドレイン領域を高濃度および低濃度の２重拡散
層により形成したＬＤＤＭＯＳ トランジスタの他の例
が、特開昭６１−１０５８６８号公報および特開昭６０
−６８６５７号に示されている。しかし、これらはその
製造工程において単に、低濃度不純物層と、高濃度不純
物層を形成する際、同じマスクによって２度拡散が行な
われるだけである。
層により形成したＬＤＤＭＯＳ トランジスタの他の例
が、特開昭６１−１０５８６８号公報および特開昭６０
−６８６５７号に示されている。しかし、これらはその
製造工程において単に、低濃度不純物層と、高濃度不純
物層を形成する際、同じマスクによって２度拡散が行な
われるだけである。
また、ゲート電極を２層構造とし、ソース・ドレイン領
域を高濃度および低濃度の２重拡散層によって形成した
ＬＤＤＭＯＳ）ランジスタの他の例が特開昭６３−４４
７９０号公報に示されている。これは、ゲート電極を構
成する上部電極部幅を下部電極部の幅よりも大きくした
ものである。
域を高濃度および低濃度の２重拡散層によって形成した
ＬＤＤＭＯＳ）ランジスタの他の例が特開昭６３−４４
７９０号公報に示されている。これは、ゲート電極を構
成する上部電極部幅を下部電極部の幅よりも大きくした
ものである。
そのため、その製造上、上部電極部と半導体基板の主面
との間に厚い酸化膜層が存在するため、相互コンダクタ
ンスｇｍの劣化により、ゲート電極に印加された信号が
基板に伝達されにくくなり、ＭＯＳトランジスタとして
のオン・オフ制御力が弱まるという問題を有した。
との間に厚い酸化膜層が存在するため、相互コンダクタ
ンスｇｍの劣化により、ゲート電極に印加された信号が
基板に伝達されにくくなり、ＭＯＳトランジスタとして
のオン・オフ制御力が弱まるという問題を有した。
さらに、特開昭６１−２９６７４０号公報は、ゲート電
極上のアルミニウム配線層の段切れを防ぐために、ゲー
ト電極の断面上側部ににテーバが形成されたしＤＤＭＯ
Ｓトランジスタを示す。したがって、上記４例のしＤＤ
ＭＯＳトランジスタは、どれも先述の問題点を何ら解決
するものではなかった。
極上のアルミニウム配線層の段切れを防ぐために、ゲー
ト電極の断面上側部ににテーバが形成されたしＤＤＭＯ
Ｓトランジスタを示す。したがって、上記４例のしＤＤ
ＭＯＳトランジスタは、どれも先述の問題点を何ら解決
するものではなかった。
本発明の目的は先述のような問題点を解決し、製造が容
易で、かつ側壁絶縁膜にトラップされるホットエレクト
ロンの影響がなく、相互コンダクタンスｇｍ等の特性が
良好な電界効果型半導体装置およびその製造方法を提供
することである。
易で、かつ側壁絶縁膜にトラップされるホットエレクト
ロンの影響がなく、相互コンダクタンスｇｍ等の特性が
良好な電界効果型半導体装置およびその製造方法を提供
することである。
［課題を解決するための手段］
上記のような目的を達成するために本発明にかかる電界
効果型半導体装置は、 主面を有する、第１導電型の半導体基板と、半導体基板
の前記主面上に形成される絶縁膜と、絶縁膜上に形成さ
れ、かつ側壁部と、上辺と、上辺より長い下辺とを有す
る横断面形状を有する導電材料の層と、 導電材料の層の両側における半導体基板の主面に形成さ
れ、かつその一端が導電材料の層の側部部分と重なり合
うように、導電材料の層の側部部分の下にある基板部分
の方向に延びる、第２導電型の第１拡散層と、 前記導電材料の層の両側における半導体基板の前記主面
に、第１拡散層と重なるように形成され、かつその一端
が導電材料の層の側部部分と重なるように、しかし第１
拡散層を越えないように延びる、第１拡散層の不純物濃
度よりも高濃度の第２拡散層と、 前記導電材料の層の前記側壁に形成される側壁絶縁膜と
を含む。
効果型半導体装置は、 主面を有する、第１導電型の半導体基板と、半導体基板
の前記主面上に形成される絶縁膜と、絶縁膜上に形成さ
れ、かつ側壁部と、上辺と、上辺より長い下辺とを有す
る横断面形状を有する導電材料の層と、 導電材料の層の両側における半導体基板の主面に形成さ
れ、かつその一端が導電材料の層の側部部分と重なり合
うように、導電材料の層の側部部分の下にある基板部分
の方向に延びる、第２導電型の第１拡散層と、 前記導電材料の層の両側における半導体基板の前記主面
に、第１拡散層と重なるように形成され、かつその一端
が導電材料の層の側部部分と重なるように、しかし第１
拡散層を越えないように延びる、第１拡散層の不純物濃
度よりも高濃度の第２拡散層と、 前記導電材料の層の前記側壁に形成される側壁絶縁膜と
を含む。
さらに、上記のような目的を達成するために本発明に係
る電界効果型半導体装置の製造方法は、第１導電型の半
導体基板の主面上に絶縁膜を形成する工程と、 側壁部と、上辺と、上辺より長い下辺とを有する導電材
料の層を、前記絶縁膜上に形成する工程とを備え、 導電材料の層の下辺端部近傍は、不純物が透過されるの
に十分な膜厚を有し、 導電材料の層をマスクの一部として、第２導電型不純物
を、導電材料の層の両側における半導体基板の主面に注
入して第２導電型の第１拡散層を形成する工程を備え、 注入された第２導電型不純物は、導電材料の層の下辺端
部近傍を透過して、その下辺端部近傍下方の半導体基板
に注入され、それにより第１拡散層の一端は導電材料の
層の下辺端部下方の基板部分方向まで延び、 導電材料の層の前記側壁部に側壁絶縁膜を形成する工程
と、 側壁絶縁膜および導電材料の層をマスクの一部として、
第２導電型不純物を、導電材料の層の両側における半導
体基板の主面に導入して、第１拡散層の濃度より高濃度
の第２拡散層を形成する工程と、 その一部が半導体材料の下辺端部部分と重なるように、
しかし第］拡散層を越えないように延びるように拡散層
を活性化する工程とを含む。
る電界効果型半導体装置の製造方法は、第１導電型の半
導体基板の主面上に絶縁膜を形成する工程と、 側壁部と、上辺と、上辺より長い下辺とを有する導電材
料の層を、前記絶縁膜上に形成する工程とを備え、 導電材料の層の下辺端部近傍は、不純物が透過されるの
に十分な膜厚を有し、 導電材料の層をマスクの一部として、第２導電型不純物
を、導電材料の層の両側における半導体基板の主面に注
入して第２導電型の第１拡散層を形成する工程を備え、 注入された第２導電型不純物は、導電材料の層の下辺端
部近傍を透過して、その下辺端部近傍下方の半導体基板
に注入され、それにより第１拡散層の一端は導電材料の
層の下辺端部下方の基板部分方向まで延び、 導電材料の層の前記側壁部に側壁絶縁膜を形成する工程
と、 側壁絶縁膜および導電材料の層をマスクの一部として、
第２導電型不純物を、導電材料の層の両側における半導
体基板の主面に導入して、第１拡散層の濃度より高濃度
の第２拡散層を形成する工程と、 その一部が半導体材料の下辺端部部分と重なるように、
しかし第］拡散層を越えないように延びるように拡散層
を活性化する工程とを含む。
［作用］
本発明にかかる電界効果型半導体装置およびその製造工
程は以上のように構成されるため、第１拡散層および第
２拡散層が共に導電材料の層の下辺側部下まで延びる。
程は以上のように構成されるため、第１拡散層および第
２拡散層が共に導電材料の層の下辺側部下まで延びる。
このため、導電材料の層の下部に形成される絶縁膜にホ
ットエレクトロンが捕獲されることにより第１拡散層の
不純物濃度が実効的に低下し、その極性が反転した場合
でも、導電材料の層と第２拡散層とが実効的に離れるこ
とはない。
ットエレクトロンが捕獲されることにより第１拡散層の
不純物濃度が実効的に低下し、その極性が反転した場合
でも、導電材料の層と第２拡散層とが実効的に離れるこ
とはない。
さらに、導電材料の層の間には絶縁層を配さないため、
従来よりも簡単な工程で、第１および第２の拡散層を共
に導電材料の層の側部部分下方まで延びるように形成で
きる。
従来よりも簡単な工程で、第１および第２の拡散層を共
に導電材料の層の側部部分下方まで延びるように形成で
きる。
［実施例］
第１図（ａ）は本発明の一実施例を示す、ＬＤＤＭＯ８
）ランジスタの断面図である。図を参照して、このトラ
ンジスタは、ｐ型半導体基板１と、前記ｐ型半導体基板
１の主面上に形成される酸化シリコンのゲート絶縁膜３
と、前記ゲート絶縁膜３上に形成される、下部電極２１
および下部電極２１上に直接形成される上部電極２２を
含むゲート電極２２と、ゲート電極２２の両側壁に形成
された酸化シリコンの側壁絶縁膜４と、その一端が下部
電極２１の端部下まで延びるように半導体基板１の主面
に形成された１対の低濃度ｎ型拡散層５ａおよび５ｂと
、その一端が下部電極２１の端部下まで延びるように、
しかし前記低濃度ｎ型拡散層５ａおよび５ｂを越えない
ように形成された１対の高濃度ｎ型拡散層６ａおよび６
ｂとを含む。
）ランジスタの断面図である。図を参照して、このトラ
ンジスタは、ｐ型半導体基板１と、前記ｐ型半導体基板
１の主面上に形成される酸化シリコンのゲート絶縁膜３
と、前記ゲート絶縁膜３上に形成される、下部電極２１
および下部電極２１上に直接形成される上部電極２２を
含むゲート電極２２と、ゲート電極２２の両側壁に形成
された酸化シリコンの側壁絶縁膜４と、その一端が下部
電極２１の端部下まで延びるように半導体基板１の主面
に形成された１対の低濃度ｎ型拡散層５ａおよび５ｂと
、その一端が下部電極２１の端部下まで延びるように、
しかし前記低濃度ｎ型拡散層５ａおよび５ｂを越えない
ように形成された１対の高濃度ｎ型拡散層６ａおよび６
ｂとを含む。
なお、鍔によれば、低濃度ｎ型拡散層５ａおよび５ｂと
下部電極２１の側部との重なりは、０゜１８μｍ程度、
高濃度ｎ型拡散層６ａおよび６ｂと下部電極２１との重
なりは０．１μｍ程度、ｎ型拡散層５ａおよび５ｂなら
びに６ａおよび６ｂの深さは０． １μｍ程度、ｎ型拡
散層５ａおよび５ｂの不純物濃度と６８および６ｂの不
純物濃度は各々、１０”／ｃｍ２と１０２°／ｃｍ２程
度、ｐ型半導体基板１の不純物濃度は１０”／ｃｍ２程
度である。。
下部電極２１の側部との重なりは、０゜１８μｍ程度、
高濃度ｎ型拡散層６ａおよび６ｂと下部電極２１との重
なりは０．１μｍ程度、ｎ型拡散層５ａおよび５ｂなら
びに６ａおよび６ｂの深さは０． １μｍ程度、ｎ型拡
散層５ａおよび５ｂの不純物濃度と６８および６ｂの不
純物濃度は各々、１０”／ｃｍ２と１０２°／ｃｍ２程
度、ｐ型半導体基板１の不純物濃度は１０”／ｃｍ２程
度である。。
また、本実施例においては、ゲート電極２を構成する下
部電極２１は、厚さが２０００Ａ・、下辺の長さが１，
１８μｍ１端部が半導体基板１の主面をなす角θが４５
°の横断面が台形である多結晶シリコンにより形成され
、上部電極２２は、厚さが２０００Ａの横断面が長方形
である高融点金属膜（たとえばＭｏ５ｉ２）により形成
され、ゲート絶縁膜３の膜厚は２００人である。
部電極２１は、厚さが２０００Ａ・、下辺の長さが１，
１８μｍ１端部が半導体基板１の主面をなす角θが４５
°の横断面が台形である多結晶シリコンにより形成され
、上部電極２２は、厚さが２０００Ａの横断面が長方形
である高融点金属膜（たとえばＭｏ５ｉ２）により形成
され、ゲート絶縁膜３の膜厚は２００人である。
以上のように、このトランジスタにおいてはドレインを
形成するｎ型拡散層５ｂおよび６ｂが共にゲート電極２
を構成する下部電極２２の側部部分下まで延びるため、
発生したホットエレクトロンが側壁絶縁膜４およびゲー
ト絶縁膜３にトラップされることによって低濃度ｎ型拡
散層５ｂの不純物濃度が実効的に低下した場合でも、ゲ
ート電極２は高濃度ｎ型拡散層６ｂによって、ドレイン
と重なり合う。したがって、低濃度ｎ型拡散層の濃度の
実効的低下によって生じる先述の種々の問題が解消され
る。さらに、ゲート電極２を構成する上部電極２１およ
び下部電極２１との間には絶縁層存在しないため、上部
電極２２と下部電極２１との間の導電性を損わない。よ
って、ゲート電極２は十分にその機能を果たす。
形成するｎ型拡散層５ｂおよび６ｂが共にゲート電極２
を構成する下部電極２２の側部部分下まで延びるため、
発生したホットエレクトロンが側壁絶縁膜４およびゲー
ト絶縁膜３にトラップされることによって低濃度ｎ型拡
散層５ｂの不純物濃度が実効的に低下した場合でも、ゲ
ート電極２は高濃度ｎ型拡散層６ｂによって、ドレイン
と重なり合う。したがって、低濃度ｎ型拡散層の濃度の
実効的低下によって生じる先述の種々の問題が解消され
る。さらに、ゲート電極２を構成する上部電極２１およ
び下部電極２１との間には絶縁層存在しないため、上部
電極２２と下部電極２１との間の導電性を損わない。よ
って、ゲート電極２は十分にその機能を果たす。
以下、このトランジスタの製造方法について説明する。
第１図（ｂ）〜（ｆ）はこのトランジスタの製造工程を
示す図である。
示す図である。
まず、第１図（ｂ）を参照して、ｐ型半導体基板１の主
面上に、ゲート絶縁膜になるべき厚さ２００Ａの酸化シ
リコン膜３００、下部電極２１となるべき厚さ２００Ｏ
Ａの多結晶シリコン膜２１０、および上部電極２２とな
るべき厚さ２０００Ａの高融点金属膜２２０を順次形成
する。さらに、この高融点金属膜２２０の表面に、ゲー
ト電極２を形成するためのマスクとなるレジスト膜８を
選択的に形成する。
面上に、ゲート絶縁膜になるべき厚さ２００Ａの酸化シ
リコン膜３００、下部電極２１となるべき厚さ２００Ｏ
Ａの多結晶シリコン膜２１０、および上部電極２２とな
るべき厚さ２０００Ａの高融点金属膜２２０を順次形成
する。さらに、この高融点金属膜２２０の表面に、ゲー
ト電極２を形成するためのマスクとなるレジスト膜８を
選択的に形成する。
次に、第１図（ｃ）を参照して、レジスト膜８をマスク
として、高融点金属膜２２０を異方性エツチングし、上
部電極２２を形成する。このときのエツチングは、たと
えば、０．０５Ｔｏｒｒ程度の低めの圧力下でＣＬ２ま
たはＨＣＬ等の塩素を含むガスを用い、物理反応または
、物理反応および化学反応を利用することによって、異
方性を強めた反応性イオンエツチングよって行なえばよ
い。
として、高融点金属膜２２０を異方性エツチングし、上
部電極２２を形成する。このときのエツチングは、たと
えば、０．０５Ｔｏｒｒ程度の低めの圧力下でＣＬ２ま
たはＨＣＬ等の塩素を含むガスを用い、物理反応または
、物理反応および化学反応を利用することによって、異
方性を強めた反応性イオンエツチングよって行なえばよ
い。
次に、第１図（ｄ）を参照して、レジスト膜８をマスク
として多結晶シリコン膜２１０および絶縁膜３００を等
方性エツチングし、ゲート絶縁膜３および下部電極２１
を形成する。このとき、等方性エツチングを行なうため
、上部電極２０のうち、レジスト膜８の端部に近い部分
が若干剤られる。したがって、上部電極２２は最終的に
図のような形状となる。このときのエツチングは、たと
えば、０．６Ｔｏｒｒ程度の圧力下でＣＦ、または、Ｃ
Ｆ、および０□を用い、主に化学反応を利用し等方性を
強めた反応性イオンエツチングによって行なえばよい。
として多結晶シリコン膜２１０および絶縁膜３００を等
方性エツチングし、ゲート絶縁膜３および下部電極２１
を形成する。このとき、等方性エツチングを行なうため
、上部電極２０のうち、レジスト膜８の端部に近い部分
が若干剤られる。したがって、上部電極２２は最終的に
図のような形状となる。このときのエツチングは、たと
えば、０．６Ｔｏｒｒ程度の圧力下でＣＦ、または、Ｃ
Ｆ、および０□を用い、主に化学反応を利用し等方性を
強めた反応性イオンエツチングによって行なえばよい。
次に、第１図（ｅ）を参照して、レジスト膜８を除去し
た後、ｎ型不純物である砒素（Ａｓ）を１００ｋｅＶで
半導体基板１の主面に対して垂直に注入する。このとき
、ゲート電極２はマスクの一部として機能し、ゲート電
極２と自己整合的に半導体基板１の主面に砒素が注入さ
れる。しかし、ゲート電極２を形成する下部電極２１の
端部の膜厚はイオン注入によって不純物が透過する程度
に薄くなっているため、この部分を砒素が透過する。
た後、ｎ型不純物である砒素（Ａｓ）を１００ｋｅＶで
半導体基板１の主面に対して垂直に注入する。このとき
、ゲート電極２はマスクの一部として機能し、ゲート電
極２と自己整合的に半導体基板１の主面に砒素が注入さ
れる。しかし、ゲート電極２を形成する下部電極２１の
端部の膜厚はイオン注入によって不純物が透過する程度
に薄くなっているため、この部分を砒素が透過する。
砒素の注入を１００ｋｅＶで行なった場合、多結晶シリ
コンから形成される下部電極２１のうち、砒素が通過で
きる部分の厚さは、絶縁膜３の厚さ２０ＯＡを含めて１
０００Ａ以下の部分であることが実験により明らかであ
る。一方、下部電極２１の端部の半導体基板１の主面に
対する角度は４５８である。よって、砒素の注入によっ
て形成されるｎ型拡散層５ａおよび５ｂは下部電極２１
と、その端部から内側に向かって０．０８μｍの位置で
重なり合う。
コンから形成される下部電極２１のうち、砒素が通過で
きる部分の厚さは、絶縁膜３の厚さ２０ＯＡを含めて１
０００Ａ以下の部分であることが実験により明らかであ
る。一方、下部電極２１の端部の半導体基板１の主面に
対する角度は４５８である。よって、砒素の注入によっ
て形成されるｎ型拡散層５ａおよび５ｂは下部電極２１
と、その端部から内側に向かって０．０８μｍの位置で
重なり合う。
その後、ゲート電極２上および半導体基板１の主面上に
一定膜厚の酸化シリコン膜を形成し、異方性の反応性イ
オンエツチングにより、半導体基板１の主面および上部
電極２２の表面が露出するまでエツチングを行なう。そ
の結果、第１図（ｆ）に示すように、ゲート電極２の両
側壁には酸化シリコンから形成される側壁絶縁Ｍ４が形
成される。
一定膜厚の酸化シリコン膜を形成し、異方性の反応性イ
オンエツチングにより、半導体基板１の主面および上部
電極２２の表面が露出するまでエツチングを行なう。そ
の結果、第１図（ｆ）に示すように、ゲート電極２の両
側壁には酸化シリコンから形成される側壁絶縁Ｍ４が形
成される。
この側壁絶縁膜４およびゲート電極２をマスクの一部と
して自己整合的に半導体基板１の主面にｎ型拡散層５ａ
および５ｂより高濃度となるように砒素を注入し、高濃
度の不純物拡散領域６ａおよび６ｂを形成する。
して自己整合的に半導体基板１の主面にｎ型拡散層５ａ
および５ｂより高濃度となるように砒素を注入し、高濃
度の不純物拡散領域６ａおよび６ｂを形成する。
最後に、ｎ型拡散層５ａおよび５ｂならびに６ａおよび
６ｂを熱処理によって活性化する。この結果、ｎ型拡散
層５ａおよび５ｂならびに６ａおよび６ｂは各々下部電
極２１の端部と０．１８μｍと０，１μｍの重なりを有
するようになるとともに、半導体基板１の主面から０．
１μｍの深さを６するようになる。よって、第１図（ａ
）に示される断面形状を有するトランジスタが得られる
。
６ｂを熱処理によって活性化する。この結果、ｎ型拡散
層５ａおよび５ｂならびに６ａおよび６ｂは各々下部電
極２１の端部と０．１８μｍと０，１μｍの重なりを有
するようになるとともに、半導体基板１の主面から０．
１μｍの深さを６するようになる。よって、第１図（ａ
）に示される断面形状を有するトランジスタが得られる
。
以上のように第１図（ａ）に示されるトランジスタの製
造工程において、ゲート電極２を形成する上部電極２２
およびＦ部電極２１は！ｊいに異なる材質で形成される
ため、これら各々を形成する際、異なるエツチング条件
でエツチングを行なえば第１図（ａ）、（ｄ）、（ｅ）
および（ｆ）に示される形状のゲート電極が容易に得ら
れる。つまり、ゲート電極を構成する２つの電極間にエ
ツチングストッパ用の酸化膜を配する必要はない。
造工程において、ゲート電極２を形成する上部電極２２
およびＦ部電極２１は！ｊいに異なる材質で形成される
ため、これら各々を形成する際、異なるエツチング条件
でエツチングを行なえば第１図（ａ）、（ｄ）、（ｅ）
および（ｆ）に示される形状のゲート電極が容易に得ら
れる。つまり、ゲート電極を構成する２つの電極間にエ
ツチングストッパ用の酸化膜を配する必要はない。
その結果、従来技術の説明で述べたような、酸化膜の膜
厚の制御が必要でない。すなわち、製造が容易になる。
厚の制御が必要でない。すなわち、製造が容易になる。
なお、本実施例においては、ゲート電極２の下部電極２
１を多結晶シリコン膜に”ｃ１１上電極２２を高融点金
属膜にて形成したが、下部電極２１をリン等の不純物が
含まれた多結晶シリコン膜にて形成し、上部電極２２を
ｔ部電極２１の不純物濃度より高いリン等の不純物が含
まれた多結晶シリコン膜にて形成してもよい。一般に、
エツチングに際して、不純物濃度の高い多結晶シリコン
膜は不純物濃度の低い多結晶シリコン膜に比べて等方性
にてエツチングされやすい。したがって、このような構
成のゲート電極を形成する場合には、同一のエツチング
条件による反応性イオンエツチングによって、上部の導
電層およびＦ部の導電層をエツチングすればゲート電極
の断面形状は第１図（ａ）に示されたものと同様にする
ことができる。
１を多結晶シリコン膜に”ｃ１１上電極２２を高融点金
属膜にて形成したが、下部電極２１をリン等の不純物が
含まれた多結晶シリコン膜にて形成し、上部電極２２を
ｔ部電極２１の不純物濃度より高いリン等の不純物が含
まれた多結晶シリコン膜にて形成してもよい。一般に、
エツチングに際して、不純物濃度の高い多結晶シリコン
膜は不純物濃度の低い多結晶シリコン膜に比べて等方性
にてエツチングされやすい。したがって、このような構
成のゲート電極を形成する場合には、同一のエツチング
条件による反応性イオンエツチングによって、上部の導
電層およびＦ部の導電層をエツチングすればゲート電極
の断面形状は第１図（ａ）に示されたものと同様にする
ことができる。
また、上部電極と下部電極とを全く同じ材質のものから
形成してもよい。第２図は、本発明の他の実施例を示す
ＬＤＤＭＯ８トランジスタの断面図である。図を参照し
て、このトランジスタはｐ型半導体基板１と、前記半導
体基板］の主面上に形成されるゲート絶縁膜３と、ゲー
ト絶縁膜３上に形成される多結晶シリコンによって形成
されるゲート電極２と、ゲート電極２の両側部に形成さ
れる側壁絶縁膜４と、その端部がゲート電極２の側部下
方まで延びるように半導体基板１の主面に形成される低
濃度ｎ型拡散層５ａおよび５ｂと、その端部がゲート電
極２の側部下方まで延びるように、しかし前記低濃度ｎ
型拡散層５ａおよび５ｂを越えないように形成される高
濃度ｎ型拡散層６ａおよび６ｂとを含む。このトランジ
スタと先の実施例（第１図）のトランジスタとの相違点
はゲート電極が上部およびＦ部共に同一の材質で構成さ
れている点である。
形成してもよい。第２図は、本発明の他の実施例を示す
ＬＤＤＭＯ８トランジスタの断面図である。図を参照し
て、このトランジスタはｐ型半導体基板１と、前記半導
体基板］の主面上に形成されるゲート絶縁膜３と、ゲー
ト絶縁膜３上に形成される多結晶シリコンによって形成
されるゲート電極２と、ゲート電極２の両側部に形成さ
れる側壁絶縁膜４と、その端部がゲート電極２の側部下
方まで延びるように半導体基板１の主面に形成される低
濃度ｎ型拡散層５ａおよび５ｂと、その端部がゲート電
極２の側部下方まで延びるように、しかし前記低濃度ｎ
型拡散層５ａおよび５ｂを越えないように形成される高
濃度ｎ型拡散層６ａおよび６ｂとを含む。このトランジ
スタと先の実施例（第１図）のトランジスタとの相違点
はゲート電極が上部およびＦ部共に同一の材質で構成さ
れている点である。
次に、このトランジスタの製造方法について説明する。
まず、半導体基板１の表面上にゲート絶縁膜となるべき
厚さ２００人の絶縁膜、厚さ４゜００Ａの多結晶シリコ
ン層、およびレジスト膜を順次形成する。次に、このレ
ジスト膜をマスクに多結晶シリコン層の上部２００ＯＡ
を異方性を強めた反応性イオンエツチングにてエツチン
グする。
厚さ２００人の絶縁膜、厚さ４゜００Ａの多結晶シリコ
ン層、およびレジスト膜を順次形成する。次に、このレ
ジスト膜をマスクに多結晶シリコン層の上部２００ＯＡ
を異方性を強めた反応性イオンエツチングにてエツチン
グする。
続いて、下部２００ＯＡの多結晶シリコン層を等方性を
強めた反応性イオンエツチングによってエツチングする
。これによって、ゲート電極２の断面形状は第１図（ａ
）に示した先の実施例におけるものと同様になる。
強めた反応性イオンエツチングによってエツチングする
。これによって、ゲート電極２の断面形状は第１図（ａ
）に示した先の実施例におけるものと同様になる。
なお、上記２実施例において、ｎ型拡散層５ａおよび５
ｂならびに６ａおよび６ｂを砒素の注入により形成した
が、他のイオン種（たとえばリン）の注入により形成し
てもよい。また、ｎ型拡散層５ａおよび５ｂを砒素の注
入により形成し、ｎ型拡散層６ａおよび６ｂをリンの注
入によって形成してもよい。つまり、ソース／トレイン
を形成する高濃度不純物拡散層と低濃度不純物拡散層と
は異なるイオンの注入によって形成されてもよい。
ｂならびに６ａおよび６ｂを砒素の注入により形成した
が、他のイオン種（たとえばリン）の注入により形成し
てもよい。また、ｎ型拡散層５ａおよび５ｂを砒素の注
入により形成し、ｎ型拡散層６ａおよび６ｂをリンの注
入によって形成してもよい。つまり、ソース／トレイン
を形成する高濃度不純物拡散層と低濃度不純物拡散層と
は異なるイオンの注入によって形成されてもよい。
さらに、ｎ型拡散層５ａおよび５ｂならびに６ａおよび
６ｂを形成する際のイオン注入エネルギも上記実施例に
おける値１００ｋｅＶに限定されない。また、上記２実
施例においては、イオン注入の角度を半導体基板１の主
面に対し垂直な方向としたが、これもこの方向に限定さ
れる必要はない。つまり、これらの値は本発明にかかる
ＬＤＤＭＯ８）ランジスタのような電界効果型半導体装
置を得ることのできる条件に設定されればよい。
６ｂを形成する際のイオン注入エネルギも上記実施例に
おける値１００ｋｅＶに限定されない。また、上記２実
施例においては、イオン注入の角度を半導体基板１の主
面に対し垂直な方向としたが、これもこの方向に限定さ
れる必要はない。つまり、これらの値は本発明にかかる
ＬＤＤＭＯ８）ランジスタのような電界効果型半導体装
置を得ることのできる条件に設定されればよい。
また、ゲート電極２の断面形状は上記２実施例のものに
限定されず、下辺が上辺より長い断面形状を有し下部電
極側部の膜厚が不純物が透過するのに十分な薄い厚さで
あればよい。
限定されず、下辺が上辺より長い断面形状を有し下部電
極側部の膜厚が不純物が透過するのに十分な薄い厚さで
あればよい。
したがって、ｎ型拡散層５ａおよび５ｂならびに６ａお
よび６ｂの深さおよびゲート電極２側部との重なりは上
記２実施例の値に限定されるものではなく、注入エネル
ギ、注入角度、イオン種、ゲート電極２の材質、および
ゲート電極２の断面形状を変えることなどにより自由に
設定され得る。
よび６ｂの深さおよびゲート電極２側部との重なりは上
記２実施例の値に限定されるものではなく、注入エネル
ギ、注入角度、イオン種、ゲート電極２の材質、および
ゲート電極２の断面形状を変えることなどにより自由に
設定され得る。
以下、注入エネルギおよびゲート電極２の断面形状とｎ
型拡散層５ａおよび５ｂまたは６ａおよび６ｂの形状（
プロファイル）との関係について説明する。
型拡散層５ａおよび５ｂまたは６ａおよび６ｂの形状（
プロファイル）との関係について説明する。
第３図はシリコン基板に不純物をイオン注入により添加
する場合の、注入エネルギと注入により不純物イオンが
到達する、基板表面からの深さの関係を示すグラフであ
る。図において、横軸はイオン注入エネルギ、縦軸は不
純物イオンの注入深さである。なお、図は、注入するイ
オン種が砒素Ａｓ＋、注入角度が基板に対し垂直である
場合を示す。図のように、注入エネルギと不純物イオン
の注入深さとは比例関係にある。したがって、拡散層５
ａおよび５ｂならびに６ａおよび６ｂの半導体基板１の
主面からの深さはイオン注入エネルギを変化させること
によっても制御され得る。
する場合の、注入エネルギと注入により不純物イオンが
到達する、基板表面からの深さの関係を示すグラフであ
る。図において、横軸はイオン注入エネルギ、縦軸は不
純物イオンの注入深さである。なお、図は、注入するイ
オン種が砒素Ａｓ＋、注入角度が基板に対し垂直である
場合を示す。図のように、注入エネルギと不純物イオン
の注入深さとは比例関係にある。したがって、拡散層５
ａおよび５ｂならびに６ａおよび６ｂの半導体基板１の
主面からの深さはイオン注入エネルギを変化させること
によっても制御され得る。
第４図は、下部電極２１の材質を多結晶シリコン、注入
するイオン種を砒素、注入方向を半導体基板１の主面に
対し垂直とした場合に、計算により求められる、下部電
極２１の形状と拡散層５ａおよび５ｂのプロファイルと
の関係を示す図である。図において、縦軸は半導体基板
１の主面からの距離およびイオン注入エネルギ、横軸は
下部電極２１の端からの距離を示す。したがって、半導
体基板１の主面からの距離が２００Ａ （−０，０２μ
ｍ）の範囲内の部分（図中の斜線部）はゲート絶縁膜３
を表わし、横軸と縦軸との交点、すなわち原点は下部電
極２１の端を表わす。図中、直線ａ、 ｂ、およびＣは
各々、下部電極２１の端部の半導体基板１の主面に対す
る角度θが６０゜４５′、および３０′″の場合におけ
る、イオン注入エネルギと拡散層５ａおよび５ｂの端部
と下部電極２１とが重なり合う位置との関係を示す。こ
れらかられかるように、イオン注入エネルギの増大に比
例して、形成される拡散層５ａおよび５ｂは下部電極２
１の下に侵入していく、つまり、拡散層５ａおよび５ｂ
と下部電極とが重なり合う位置が図において右にシフト
する。これは、下部電極２１の厚さがその端から離れる
ほど厚くなっており、イオン注入エネルギが増大するほ
どイオンが透過できる膜厚の限界値も大きくなるためで
ある。一方、下部電極２１の厚さは半導体基板１の主面
に対する角度θによって異なる。したがって、イオン注
入エネルギが同一であっても、下部電極２１の端部の半
導体基板１の主面に対する角度θが大きくなるほど、形
成される拡散層５ａおよび５ｂと下部電極との重なりは
小さくなる。したがって、先述の２実施例の場合と同じ
くイオン注入エネルギが１００ｋｅＶの場合に、拡散層
５ａおよび５ｂと下部電極２１との重なりは上記角度θ
が４５°の場合に０．０８μｍであるのに対し、上記角
度θが３０°の場合には０．１４μｍである。さらに、
このとき、拡散層５ａおよび５ｂの半導体基板１の主面
からの深さは下部電極２１の端からの距離に応じて図中
■−１（θ−４５°の場合）と■（θ−３０°の場合）
である。これらかられかるように、角度θを４５°とし
た場合、下部電極２１の端から０．０８μｍの位置まで
拡散層５ａおよび５ｂが形成され、その深さは下部電極
２１の端部に向かって徐々に深くなり、下部電極２１の
端部およびその外側（下部電極と重ならない部分）では
一定値０．０８μｍとなる。次に、θ−３５°の場合、
下部電極２１の端から約０．１４μｍの位置まで拡散層
５ａおよび５ｂが形成され、その深さは下部電極２１の
端部で０゜０８μｍになる。また、注入エネルギを１５
０ｋｅＶに増加した場合、θ−４５°であれば、拡散層
５ａおよび５ｂは下部電極２１の端から０．１３μｍの
位置まで形成され、その深さは下部電極２１の端部に向
かって徐々に深くなり下部電極２１の端部およびその外
側で一定の深さ０．１３μｍとなる（図中■−２参照）
。
するイオン種を砒素、注入方向を半導体基板１の主面に
対し垂直とした場合に、計算により求められる、下部電
極２１の形状と拡散層５ａおよび５ｂのプロファイルと
の関係を示す図である。図において、縦軸は半導体基板
１の主面からの距離およびイオン注入エネルギ、横軸は
下部電極２１の端からの距離を示す。したがって、半導
体基板１の主面からの距離が２００Ａ （−０，０２μ
ｍ）の範囲内の部分（図中の斜線部）はゲート絶縁膜３
を表わし、横軸と縦軸との交点、すなわち原点は下部電
極２１の端を表わす。図中、直線ａ、 ｂ、およびＣは
各々、下部電極２１の端部の半導体基板１の主面に対す
る角度θが６０゜４５′、および３０′″の場合におけ
る、イオン注入エネルギと拡散層５ａおよび５ｂの端部
と下部電極２１とが重なり合う位置との関係を示す。こ
れらかられかるように、イオン注入エネルギの増大に比
例して、形成される拡散層５ａおよび５ｂは下部電極２
１の下に侵入していく、つまり、拡散層５ａおよび５ｂ
と下部電極とが重なり合う位置が図において右にシフト
する。これは、下部電極２１の厚さがその端から離れる
ほど厚くなっており、イオン注入エネルギが増大するほ
どイオンが透過できる膜厚の限界値も大きくなるためで
ある。一方、下部電極２１の厚さは半導体基板１の主面
に対する角度θによって異なる。したがって、イオン注
入エネルギが同一であっても、下部電極２１の端部の半
導体基板１の主面に対する角度θが大きくなるほど、形
成される拡散層５ａおよび５ｂと下部電極との重なりは
小さくなる。したがって、先述の２実施例の場合と同じ
くイオン注入エネルギが１００ｋｅＶの場合に、拡散層
５ａおよび５ｂと下部電極２１との重なりは上記角度θ
が４５°の場合に０．０８μｍであるのに対し、上記角
度θが３０°の場合には０．１４μｍである。さらに、
このとき、拡散層５ａおよび５ｂの半導体基板１の主面
からの深さは下部電極２１の端からの距離に応じて図中
■−１（θ−４５°の場合）と■（θ−３０°の場合）
である。これらかられかるように、角度θを４５°とし
た場合、下部電極２１の端から０．０８μｍの位置まで
拡散層５ａおよび５ｂが形成され、その深さは下部電極
２１の端部に向かって徐々に深くなり、下部電極２１の
端部およびその外側（下部電極と重ならない部分）では
一定値０．０８μｍとなる。次に、θ−３５°の場合、
下部電極２１の端から約０．１４μｍの位置まで拡散層
５ａおよび５ｂが形成され、その深さは下部電極２１の
端部で０゜０８μｍになる。また、注入エネルギを１５
０ｋｅＶに増加した場合、θ−４５°であれば、拡散層
５ａおよび５ｂは下部電極２１の端から０．１３μｍの
位置まで形成され、その深さは下部電極２１の端部に向
かって徐々に深くなり下部電極２１の端部およびその外
側で一定の深さ０．１３μｍとなる（図中■−２参照）
。
以上の例で示したように、イオン注入エネルギおよび下
部電極の形状、すなわち、ゲート電極形状をパラメータ
として組合わせただけでも、拡散層５ａおよび５ｂの深
さおよびゲート電極との重なり具合は自由に選択できる
ことがわかる。
部電極の形状、すなわち、ゲート電極形状をパラメータ
として組合わせただけでも、拡散層５ａおよび５ｂの深
さおよびゲート電極との重なり具合は自由に選択できる
ことがわかる。
なお、ゲート絶縁膜、下部電極、および上部電極の膜厚
も先の２実施例における値に限定されるものではなく、
使用目的等に応じ任意に設定される。たとえば、ゲート
絶縁膜の膜厚は基板とゲート電極とを絶縁する機能を果
たしかつゲートに与えられた電位を基板に伝達するのに
十分な値であればよい。ただし、ゲート絶縁膜の厚さは
上記パラメータと同様に低濃度拡散層のプロファイルに
影響を与えるものであるから、低濃度拡散層のプロファ
イルを考慮して設定されなければならない。
も先の２実施例における値に限定されるものではなく、
使用目的等に応じ任意に設定される。たとえば、ゲート
絶縁膜の膜厚は基板とゲート電極とを絶縁する機能を果
たしかつゲートに与えられた電位を基板に伝達するのに
十分な値であればよい。ただし、ゲート絶縁膜の厚さは
上記パラメータと同様に低濃度拡散層のプロファイルに
影響を与えるものであるから、低濃度拡散層のプロファ
イルを考慮して設定されなければならない。
さらに、側壁絶縁膜の形状も上記実施例のものに限定さ
れない。さらに、側壁絶縁膜は高濃度拡散層を形成する
際マスクとして機能するから、高濃度拡散層の端部が熱
処理によって下部電極の側部下方まで延びるように形成
される形状でなければならない。
れない。さらに、側壁絶縁膜は高濃度拡散層を形成する
際マスクとして機能するから、高濃度拡散層の端部が熱
処理によって下部電極の側部下方まで延びるように形成
される形状でなければならない。
先の２実施例は、ｎチャネルトランジスタの場合であっ
たが、もちろんｐチャネルトランジスタに本発明にかか
る電界効果型半導体装置を用いてもよい。
たが、もちろんｐチャネルトランジスタに本発明にかか
る電界効果型半導体装置を用いてもよい。
［発明の効果］
以上のように本発明にかかる電界効果型゛を導体装置に
よれば、半導体基板の主面に形成される低濃度および高
濃度の拡散層が共にゲート電極の側部下方まで延びるた
め、これをＬＤＤＭＯＳトランジスタとして用いた場合
、ドレイン近傍で発生したホットエレクトロンが絶縁層
にトラップされることによって機能低下が生じることは
ない。さらに、低濃度および高濃度拡散層を形成するた
めに設けられる、形状の異なる上部および下部の導電層
は絶縁層を介さず直接接合される。したがって、これを
トランジスタのゲートとして用いた場合、ゲート電極に
印加される電圧はゲート電極下の基板に確実に伝達され
る。つまり、従来のようなゲート電極の構造に基づくト
ランジスタのオン・オフ制御不良という問題は解消され
る。
よれば、半導体基板の主面に形成される低濃度および高
濃度の拡散層が共にゲート電極の側部下方まで延びるた
め、これをＬＤＤＭＯＳトランジスタとして用いた場合
、ドレイン近傍で発生したホットエレクトロンが絶縁層
にトラップされることによって機能低下が生じることは
ない。さらに、低濃度および高濃度拡散層を形成するた
めに設けられる、形状の異なる上部および下部の導電層
は絶縁層を介さず直接接合される。したがって、これを
トランジスタのゲートとして用いた場合、ゲート電極に
印加される電圧はゲート電極下の基板に確実に伝達され
る。つまり、従来のようなゲート電極の構造に基づくト
ランジスタのオン・オフ制御不良という問題は解消され
る。
同時に、本発明にかかる電界効果型半導体装置の製造方
法によれば、上部および下部の導電層はエツチング条件
を適当に選択することによって連続的にエツチングされ
る。つまり、電界効果型半導体装置、特に、ＬＤＤＭＯ
８トランジスタに課せられた当初の１−１．的、すなわ
ち、電界効果型ＭＯＳトランジスタの信頼性へのホット
エレクトロンの悪影響の解消が確実に、かつ、容易に達
成される。その結果、相互コンダクタンスのｇｍ等の特
性が良好な高信頼性を有する微細な電界効果型ＭＯ８）
ランジスタ等の電界効果型半導体装置が確実に得られる
。したがって、ＬＤＤＭＯ８）ランジスタ笠の電界効果
型半導体装置が用いられる半導体デバイス等に本発明を
用いれば、従来よりも信頼性の高い半導体デバイスが得
られる。
法によれば、上部および下部の導電層はエツチング条件
を適当に選択することによって連続的にエツチングされ
る。つまり、電界効果型半導体装置、特に、ＬＤＤＭＯ
８トランジスタに課せられた当初の１−１．的、すなわ
ち、電界効果型ＭＯＳトランジスタの信頼性へのホット
エレクトロンの悪影響の解消が確実に、かつ、容易に達
成される。その結果、相互コンダクタンスのｇｍ等の特
性が良好な高信頼性を有する微細な電界効果型ＭＯ８）
ランジスタ等の電界効果型半導体装置が確実に得られる
。したがって、ＬＤＤＭＯ８）ランジスタ笠の電界効果
型半導体装置が用いられる半導体デバイス等に本発明を
用いれば、従来よりも信頼性の高い半導体デバイスが得
られる。
第１図は本発明の一実施例を示す図、第２図は本発明の
他の実施例を示す図、第３図はシリコン基板へのイオン
注入における、注入エネルギとイオンの注入深さとの一
般的な関係を示すグラフ、第４図は下部電極の形状と低
濃度不純物拡散層のプロファイルとの関係を示す図、第
５図および第６図は各々、別々の従来のＬＤＤＭＯＳト
ランジスタの一例を示す図である。 図において、１はｐ型半導体基板、２はゲート電極、３
はゲート絶縁膜、４および７は側壁絶縁膜、５ａおよび
５ｂは低濃度ｎ型拡散層、６ａおよび６ｂは高濃度ｎ型
拡散層、８はレジスト膜、２１は下部電極、２２は上部
電極、２１０は多結晶シリコン層、２２０は高融点金属
層、３００は酸化膜、２ａは下部多結晶シリコン層、２
ｂは上部多結晶シリコン層、２Ｃは酸化膜である。 なお、図中、同一符号は同一または相当部分を示す。
他の実施例を示す図、第３図はシリコン基板へのイオン
注入における、注入エネルギとイオンの注入深さとの一
般的な関係を示すグラフ、第４図は下部電極の形状と低
濃度不純物拡散層のプロファイルとの関係を示す図、第
５図および第６図は各々、別々の従来のＬＤＤＭＯＳト
ランジスタの一例を示す図である。 図において、１はｐ型半導体基板、２はゲート電極、３
はゲート絶縁膜、４および７は側壁絶縁膜、５ａおよび
５ｂは低濃度ｎ型拡散層、６ａおよび６ｂは高濃度ｎ型
拡散層、８はレジスト膜、２１は下部電極、２２は上部
電極、２１０は多結晶シリコン層、２２０は高融点金属
層、３００は酸化膜、２ａは下部多結晶シリコン層、２
ｂは上部多結晶シリコン層、２Ｃは酸化膜である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）主面を有する、第１導電型の半導体基板と、 前記半導体基板の前記主面上に形成される絶縁膜と、 前記絶縁膜上に形成され、かつ側壁部と、上辺と、上辺
より長い下辺とを有する横断面形状を有する導電材料の
層と、 前記導電材料の層の両側における前記半導体基板の前記
主面に形成され、かつその一端が前記導電材料の層の側
部部分と重なり合うように、前記導電材料の層の前記側
部部分の下にある前記基板部分の方向に延びる、第２導
電型の第１拡散層と、前記導電材料の層の両側における
前記半導体基板の前記主面に、前記第１拡散層と重なる
ように形成され、かつその一端が前記導電材料の層の側
部部分と重なるように、しかし前記第１拡散層を越えな
いように延びる、第２拡散層と、 前記導電材料の層の前記側壁に形成される側壁絶縁膜と
を備え、 前記第２拡散層の不純物濃度は前記第１の拡散層のそれ
よりも高い、 電界効果型半導体装置。 - （２）第１導電型の半導体基板の主面上に絶縁膜を形成
する工程と、 側壁部と、上辺と、上辺より長い下辺とを有する導電材
料の層を、前記絶縁膜上に形成する工程とを備え、 前記導電材料の層の下辺端部近傍は、不純物が透過され
るのに十分な膜厚を有し、 前記導電材料の層をマスクの一部として、第２導電型不
純物を、前記導電材料の層の両側における前記半導体基
板の前記主面に注入して第２導電型の第１拡散層を形成
する工程を備え、 前記注入された第２導電型不純物は、前記導電材料の層
の下辺端部近傍を透過して、その下辺端部近傍下方の前
記半導体基板に注入され、それにより前記第１拡散層の
一端は前記導電材料の層の下辺端部下方の基板部分方向
まで延び、 前記導電材料の層の前記側壁部に側壁絶縁膜を形成す
る工程と、 前記側壁絶縁膜および前記導電材料の層をマスクの一
部として、第２導電型不純物を、前記導電材料の層の両
側における前記半導体基板の主面に注入して、前記第１
拡散層の濃度より高濃度の第２拡散層を形成する工程と
、 その一部が前記半導体材料の前記下辺端部部分と重な
るように、しかし前記第１拡散層を越えないように延び
るように前記拡散層を活性化する工程とを備えた、電界
効果型半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056611A JP2513023B2 (ja) | 1988-10-24 | 1989-03-08 | 電界効果型半導体装置およびその製造方法 |
| US07/425,017 US5177571A (en) | 1988-10-24 | 1989-10-23 | Ldd mosfet with particularly shaped gate electrode immune to hot electron effect |
| DE3935411A DE3935411C2 (de) | 1988-10-24 | 1989-10-24 | Feldeffekttransistor und Verfahren zu dessen Herstellung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26736488 | 1988-10-24 | ||
| JP63-267364 | 1988-10-24 | ||
| JP1056611A JP2513023B2 (ja) | 1988-10-24 | 1989-03-08 | 電界効果型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191340A true JPH02191340A (ja) | 1990-07-27 |
| JP2513023B2 JP2513023B2 (ja) | 1996-07-03 |
Family
ID=26397565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056611A Expired - Lifetime JP2513023B2 (ja) | 1988-10-24 | 1989-03-08 | 電界効果型半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5177571A (ja) |
| JP (1) | JP2513023B2 (ja) |
| DE (1) | DE3935411C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007221158A (ja) * | 2007-04-03 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
Families Citing this family (18)
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| US5102815A (en) * | 1990-12-19 | 1992-04-07 | Intel Corporation | Method of fabricating a composite inverse T-gate metal oxide semiconductor device |
| KR950013785B1 (ko) * | 1991-01-21 | 1995-11-16 | 미쓰비시 뎅끼 가부시끼가이샤 | Mos형 전계효과 트랜지스터를 포함하는 반도체장치 및 그 제조방법 |
| US5668019A (en) * | 1992-01-30 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating thin film transistor |
| US5736418A (en) * | 1996-06-07 | 1998-04-07 | Lsi Logic Corporation | Method for fabricating a field effect transistor using microtrenches to control hot electron effects |
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| JPS61105868A (ja) * | 1984-10-29 | 1986-05-23 | Seiko Epson Corp | 半導体装置 |
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| JPS61296740A (ja) * | 1985-06-25 | 1986-12-27 | Nec Kansai Ltd | 半導体装置 |
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-
1989
- 1989-03-08 JP JP1056611A patent/JP2513023B2/ja not_active Expired - Lifetime
- 1989-10-23 US US07/425,017 patent/US5177571A/en not_active Expired - Lifetime
- 1989-10-24 DE DE3935411A patent/DE3935411C2/de not_active Expired - Lifetime
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| JPS6473769A (en) * | 1987-09-16 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
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| JP2007221158A (ja) * | 2007-04-03 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3935411C2 (de) | 1994-06-30 |
| DE3935411A1 (de) | 1990-04-26 |
| JP2513023B2 (ja) | 1996-07-03 |
| US5177571A (en) | 1993-01-05 |
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