JPS5833870A - 半導体装置 - Google Patents

半導体装置

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JPS5833870A
JPS5833870A JP56131521A JP13152181A JPS5833870A JP S5833870 A JPS5833870 A JP S5833870A JP 56131521 A JP56131521 A JP 56131521A JP 13152181 A JP13152181 A JP 13152181A JP S5833870 A JPS5833870 A JP S5833870A
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Hideo Sunami
英夫 角南
Hiroo Masuda
弘生 増田
Yoshiaki Kamigaki
良昭 神垣
Katsuhiro Shimohigashi
下東　勝博
Eiji Takeda
英次 武田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、絶縁ゲート型電界効果トランジスタに係り、
特にソース・ドレイン間の耐圧向上、しきい電圧の制御
性向上等短チヤネル効果抑制に好適なトランジスタ構造
に関する。
従来のＭＩＳ％にＭＯ８型トランジスタは、３ｉ基板表
面に３ｚ基板と同導電をの不純物をイオン打込みによっ
て形成していた。このトランジスタではしきい電圧ｖＴ
Ｊ！のゲート長依存性が太きく、又ソース・ドレイン間
の耐圧も低く、いわゆる短チヤネル効果が大きい。また
チャネル化の深い部分に同導電型の不純物を打込んだパ
ンチスルーストッパは、ＶＴＥのゲート長依存性は小さ
いが、ソース・ドレイン型の耐圧が低下する。
本発明はこれら従来型のＭＩＳ型トランジスタの短チヤ
ネル効果を抑制し、かつ耐圧を上昇する新しい構造のト
ランジスタを提供するものである。
ＭＩＳ型トランジスタの短チヤネル効果は、チャネル下
の空乏層中の空間電荷をドレインの印加電圧ＶＤによっ
てドレインから伸びる空乏層中にとり込むことによって
生じる。一般に３ｉ表面側にはイオン打込み等によって
不純物濃度の高い層（これを表面型と称す。）が存在す
るので、ドレイン下端から長い空乏層が伸びる。したが
って、ドレイン下漏から伸びる空乏層を小さくするため
、ドレイン下端部の不純物濃度を基板のそれより高くす
ればよい。（これをパンチスルーストッパ型と称す、） これによって短チヤネル効果は抑制されるが、ドレイ／
近傍の不純物濃度が高くなることによって、逆の効果と
してドレイン接合の耐圧が低下しかつソース・ドレイン
間の耐圧も低下する。
この欠点を除去するためには、ドレイ／近傍の不純物濃
度勾配を緩傾斜としてドレイン端の電界を緩やかにすれ
ばよい。（これを緩傾斜型と呼ぶ）本発明はこれらのパ
ンチスルーストッパ型、緩傾斜型の構造を重ね合せて、
さらに、パンチスルーストッパのみでは７丁８制御が困
難であるので、Ｓｔ表面近傍に基板と逆導電型の不純物
を導入し、ソースから注入される電流としてのキャリヤ
を表面型よシは相対的に基板側を流すことによってキャ
リヤの移動度の向上とｖｙａ制御を達成した。
以下本発明の一実施例を第１図により説明する。
説明の便宜上ｎチャネルＭＯ８）ランジスタを用いて説
明する。
ｐ型Ｂ添加、１０Ω−国のＳｉ基板１上に通常乾燥酸素
酸化によって５〜１１００ｎ厚の所定のゲート酸化膜２
を形成する。通常はこの後、第２図（第１図のＡ−Ａ断
面図ｊに示すように基板１の中にピークを待つように５
０〜３００ｋｅＶでＢをイオン打込みする。その分布は
熱処理後１１となる。１５０ＫｅＶでピークの深さは約
０．４μｍである。基板の不純物濃度１０はこの場合Ｉ
　Ｘ　１０’″ｃｒｎ−”であるから、ｐ型層８となる
打込んだＢｌｌのピーク濃度は実質的に２Ｘ１０”ｃｒ
ＩＴ−”以上あれば有効となり始める。
その後基板と逆導電型のｎ型層９となるＡｓやＰに代表
される不純物を第２図の分布１２で示すようにイオン打
込みする。ゲート酸化膜厚や、イオン種によって異なる
が、通常３０〜１００ＫｅＶのエネルギーで打込む、打
込量１Ｂ１１とその量分だけ相殺して所望のＶＴＲを得
る必要があるので、単独にその量を設定できない。ここ
では、Ｂ１１をＡｓ６るいはＰＩ３より先にイオン打込
みしたが、その後先はどちらでもよい。
その後、各結晶ＳｒやＭＯ，Ｗ等に代表されるゲート３
を選択的に被潰し、全面にＡｌ１ｅイオン打込みする。
その量は略Ｉ　Ｘ　１０”ｃｍ−”程駁である。
この人Ｂは第３図（第１図のＢ−Ｂ断面図）の１３に示
すように急峻な分布をなし、一般にＰなどに比較してソ
ース・ドレイン間耐圧は低いが、浅い接合でかつ抵抗の
低いｎ０層６を形成できるので好んで用いられる。しか
し、急峻な分布に起因する耐圧低下を抑制するため、本
発明では、さらにＰをｌＸｌ０”〜５Ｘ１０”程度打込
んでＰの拡散層７を形成し、その分布を第３図の１４の
ように実現する。ＰはＡｓよシ拡散が速いのでこのＰの
分布１４は通常１０００Ｃ，３０分程度の熱処理によっ
てＡＩの分布１３の先端を追い越し、その追い越した部
分は第３図および第４図に示すように緩やかな傾斜とな
る。この緩傾斜の部分が電界強度緩和をもたらし、ソー
ス・ドレイン間耐圧と を向上する。第４図は第１図のＣ−覇断面図である。
緩傾斜のみを得るならソース・ドレイン６および７の部
分をすべてＰで形成すればよいが、この場合にはたとえ
ばソース・ドレイン接合深さＸｊを０．３μｍとすると
そのシート抵抗ρｇは１００Ω／口にも達する。Ａｓで
ｘ　ｊ　＝　ｏ、　ａμｍの接合を形成するとρＳは２
．５Ω／口となシ、Ａｓを用いた効果は極めて著しい。
Ｘｊが小さくなればなる程ρＳの比は開く傾向をもつ。
この後ＣＶＤ　ＰＳＧなどに代表される絶縁膜４を選択
的に被着し、Ａｔ等のソース・ドレイ／６への接続電極
５を選択的に被着すれば、ＭＯ８）ランジスタが構成で
きる。また本発明の説明にはソース・ドレイン共存在す
る例を用いたが、第５図に示すように、第２ゲート電極
３１が第２ゲート絶縁膜３０上に被着され、ゲート３の
端部の一方にのみソース又はドレイン接合６がある場合
にも全く同様に本発明を適用できる。
以上説明した本発明の実施例では、酸化膜厚が３５Ωｍ
％Ｘｊ＝０．３μｍの場合、ＢＶｏａ−＋ａ＋ａのゲー
ト長Ｌｇ依存性は第６図に示すようになった。
特性２０は従来の表面型でおり、特性２１は本発明の構
造である。本発明の効果は著しい。
またＶｔａのＬｇ依存性、いわゆる短チヤネル効果は両
者の間に有意差はない。
以上述べたごとく本発明を用いれば、短チヤネル効果を
悪化させることなくソース・ドレイン間耐圧を高めるこ
とができる。これは同時にチャネルホットエレクトロン
の減少にもなシ、ＤＣストレス耐圧も向上する。換言す
れば、ソース・ドレイン間耐圧を同等とすればさらに短
チヤネル化が可能となり、トランジスタは著しく高性能
化する。
また表面に打込んだ基板と反対導電型の不純物は、チャ
ネルの深さ方向（基板の内部に向う方向）の電界を緩和
し、実効的なキャリヤ移動度を上昇する働きをもつ。前
述の実施例では、約３０％の向上が見られた。これもト
ランジスタの能力を高め、ソース・ドレイン間耐圧向上
と相乗して高性能化に有利である。
以上本発明の説明にはＮチャネル型ＭＯ８）ランジスタ
を用いたが、Ｐチャネル型でも不純物を逆導電型にすれ
ば全く同様に実現しうる。ただし、Ｐチャネルではソー
ス・ドレイ／にＢ−？Ｇａ。
Ａ／、等を不純物として用いるので、これらの拡散が速
いことから実質的に緩傾斜となるので第１図に示すよう
なソース・ドレイン部に二重の異種の不純物を添加する
必要はない。
【図面の簡単な説明】
第１図は本発明の実施例を示す図、第２図〜第４図は第
１図における実施例の不純物濃度分布を示す図、第５図
は本発明の他の実施例を示す図、第６図はこの実施例の
特性の一部を示す図である。 １・・・３を基板、２・・・ゲート絶縁膜、３・・・ゲ
ート、４・・・絶縁膜、５・・・電極、６・・・ソース
・ドレイン、７・・・緩傾斜ソース・ドレイン部、８・
・・深い打込み部、９・・・表面打込み部、１０・・・
基板不純物濃度分布、１１・・・深い打込み不純物濃度
分布、１２・・・表面打込み不純物濃度分布、１３・・
・ソース・ドレイン不純物濃度分布、１４・・・緩傾斜
ソース・ドレイン不純物濃度分布、２０・・・表面型の
Ｂｖｏｓ−ｓｍ＋ｍ−Ｌｇ特性、２１−・・本発明構造
ノＢＶＤ８−ｍｌ　ａ　　Ｌｇ特性、３０・・・第２ゲ
ート絶縁膜、３１・・・第２ゲ−第１図 第２図 礒ｆｉＩｌ　　　　　　弄ユ方向 ′￥Ｊ３ｒ５ｉＵ 茅４図

Claims (1)

    【特許請求の範囲】
  1. １、Ｓｉ基板、ゲート絶縁膜、ゲートおよびソース、ド
    レインの一方あるいはその両方で構成されるＭＩＳ型ト
    ラ／ジスタにおいて、チャネルの深さ方向に３ｉ表面側
    から基板と反対導電型の不純物分布さらに深い部分に基
    板と同導電型の不純物分布を持ち、さらに、ソース、ド
    レインの一方あるいはその両方が緩傾斜不純物分布を持
    ったＭＩＳ型トランジスタを有する半導体装置。
JP56131521A 1981-08-24 1981-08-24 半導体装置 Pending JPS5833870A (ja)

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EP82304433A EP0073623B1 (en) 1981-08-24 1982-08-23 Insulated gate field effect transistor
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