JPH0730107A - 高耐圧トランジスタ及びその製造方法 - Google Patents
高耐圧トランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 空乏層を伸び易くして、ドレイン耐圧を高め
ると共に、チャネル−ドレイン間の抵抗を低くして、電
流能力も高める。 【構成】 ドレイン部であるP+ 型の不純物層17をP
- 型の不純物層22が覆っており、この不純物層22を
P--型の不純物層26が覆っているので、不純物層26
において空乏層が伸び易い。しかも、P- 型の不純物層
22はドレイン部である不純物層17とチャネル部との
間にも延在しているので、チャネル−ドレイン間の抵抗
が低い。
ると共に、チャネル−ドレイン間の抵抗を低くして、電
流能力も高める。 【構成】 ドレイン部であるP+ 型の不純物層17をP
- 型の不純物層22が覆っており、この不純物層22を
P--型の不純物層26が覆っているので、不純物層26
において空乏層が伸び易い。しかも、P- 型の不純物層
22はドレイン部である不純物層17とチャネル部との
間にも延在しているので、チャネル−ドレイン間の抵抗
が低い。
Description
【0001】
【産業上の利用分野】本願の発明は、ドレイン部に高電
圧を印加し得る高耐圧トランジスタ及びその製造方法に
関するものである。
圧を印加し得る高耐圧トランジスタ及びその製造方法に
関するものである。
【0002】
【従来の技術】図3は、LOD(LOCOS OFFSET DRAIN)
型トランジスタであるPチャネル高耐圧トランジスタの
一従来例を示している。この一従来例では、N型の半導
体基板11の表面に、ドレインオフセット用の酸化膜1
2aと素子分離用の酸化膜12bとがLOCOS法で形
成されている。そして、素子活性領域の表面のゲート酸
化膜13と酸化膜12aとにゲート電極14が跨がって
おり、LDD構造用の側壁15がゲート電極14に設け
られている。
型トランジスタであるPチャネル高耐圧トランジスタの
一従来例を示している。この一従来例では、N型の半導
体基板11の表面に、ドレインオフセット用の酸化膜1
2aと素子分離用の酸化膜12bとがLOCOS法で形
成されている。そして、素子活性領域の表面のゲート酸
化膜13と酸化膜12aとにゲート電極14が跨がって
おり、LDD構造用の側壁15がゲート電極14に設け
られている。
【0003】ゲート電極14、側壁15及び酸化膜12
aの両側の素子活性領域には、ソース部としてのP+ 型
の不純物層16とドレイン部としてのP+ 型の不純物層
17とが設けられており、側壁15下の素子活性領域に
は、P- 型の不純物層18が設けられている。また、チ
ャネル部には、閾値電圧を調整するための不純物21が
導入されている。
aの両側の素子活性領域には、ソース部としてのP+ 型
の不純物層16とドレイン部としてのP+ 型の不純物層
17とが設けられており、側壁15下の素子活性領域に
は、P- 型の不純物層18が設けられている。また、チ
ャネル部には、閾値電圧を調整するための不純物21が
導入されている。
【0004】酸化膜12a下と、酸化膜12bのうちで
不純物層17に接している部分の下とには、電界緩和層
としてのP- 型の不純物層22が設けられている。ま
た、このPチャネル高耐圧トランジスタを取り囲んでい
る酸化膜12b下には、チャネルストッパとしてのN+
型の不純物層23が設けられている。
不純物層17に接している部分の下とには、電界緩和層
としてのP- 型の不純物層22が設けられている。ま
た、このPチャネル高耐圧トランジスタを取り囲んでい
る酸化膜12b下には、チャネルストッパとしてのN+
型の不純物層23が設けられている。
【0005】なお、不純物層22もNチャネルトランジ
スタ(図示せず)のチャネルストッパと同時に形成され
たものであり、不純物層22、23は、酸化膜12a、
12bの形成前における素子活性領域のパターンの酸化
防止膜をマスク層に用いたイオン注入とアニールとによ
って形成されたものである。
スタ(図示せず)のチャネルストッパと同時に形成され
たものであり、不純物層22、23は、酸化膜12a、
12bの形成前における素子活性領域のパターンの酸化
防止膜をマスク層に用いたイオン注入とアニールとによ
って形成されたものである。
【0006】
【発明が解決しようとする課題】ところが、上述の一従
来例の高耐圧トランジスタでは、図3からも明らかな様
に、ドレイン部であるP+ 型の不純物層17とN型の半
導体基板11とが直接に接しているので、この接合部で
空乏層が伸び難く、十分には高いドレイン耐圧を得るこ
とができなかった。
来例の高耐圧トランジスタでは、図3からも明らかな様
に、ドレイン部であるP+ 型の不純物層17とN型の半
導体基板11とが直接に接しているので、この接合部で
空乏層が伸び難く、十分には高いドレイン耐圧を得るこ
とができなかった。
【0007】しかも、トランジスタの微細化に伴って狭
チャネル効果を低減させる必要性が生じてきたので、酸
化膜12a、12bの形成前に不純物層22、23を形
成しておくという上述の製造方法を採用することが困難
になってきており、図3に示した一従来例の高耐圧トラ
ンジスタを製造すること自体が困難になってきている。
チャネル効果を低減させる必要性が生じてきたので、酸
化膜12a、12bの形成前に不純物層22、23を形
成しておくという上述の製造方法を採用することが困難
になってきており、図3に示した一従来例の高耐圧トラ
ンジスタを製造すること自体が困難になってきている。
【0008】
【課題を解決するための手段】請求項1の高耐圧トラン
ジスタでは、ドレイン部17と同一導電型でこのドレイ
ン部17よりも低濃度の第1の不純物層22が、前記ド
レイン部17を覆うと共にこのドレイン部17とチャネ
ル部との間に延在しており、前記第1の不純物層22と
同一導電型でこの第1の不純物層22よりも低濃度の第
2の不純物層26が、前記第1の不純物層22を覆って
いる。
ジスタでは、ドレイン部17と同一導電型でこのドレイ
ン部17よりも低濃度の第1の不純物層22が、前記ド
レイン部17を覆うと共にこのドレイン部17とチャネ
ル部との間に延在しており、前記第1の不純物層22と
同一導電型でこの第1の不純物層22よりも低濃度の第
2の不純物層26が、前記第1の不純物層22を覆って
いる。
【0009】請求項2の高耐圧トランジスタの製造方法
は、前記高耐圧トランジスタとは逆導電型チャネルであ
るトランジスタ用のチャネルストッパと前記第1の不純
物層22とを同時に形成する工程と、前記逆導電型チャ
ネルであるトランジスタを作成するためのウェルと前記
第2の不純物層26とを同時に形成する工程とを有して
いる。
は、前記高耐圧トランジスタとは逆導電型チャネルであ
るトランジスタ用のチャネルストッパと前記第1の不純
物層22とを同時に形成する工程と、前記逆導電型チャ
ネルであるトランジスタを作成するためのウェルと前記
第2の不純物層26とを同時に形成する工程とを有して
いる。
【0010】
【作用】請求項1の高耐圧トランジスタでは、ドレイン
部17よりも低濃度の第1の不純物層22がドレイン部
17を覆っており、且つ第1の不純物層22よりも低濃
度の第2の不純物層26が第1の不純物層22を覆って
いるので、この第2の不純物層26において空乏層が伸
び易い。しかも、第2の不純物層26よりも高濃度の第
1の不純物層22がドレイン部17とチャネル部との間
に延在しているので、チャネル−ドレイン間の抵抗が低
い。
部17よりも低濃度の第1の不純物層22がドレイン部
17を覆っており、且つ第1の不純物層22よりも低濃
度の第2の不純物層26が第1の不純物層22を覆って
いるので、この第2の不純物層26において空乏層が伸
び易い。しかも、第2の不純物層26よりも高濃度の第
1の不純物層22がドレイン部17とチャネル部との間
に延在しているので、チャネル−ドレイン間の抵抗が低
い。
【0011】請求項2の高耐圧トランジスタの製造方法
では、第1の不純物層22をチャネルストッパと同時に
形成し、第2の不純物層26もウェルと同時に形成して
いるので、マスクの枚数及び工程数を増加させることな
く第1及び第2の不純物層22、26を形成することが
できる。
では、第1の不純物層22をチャネルストッパと同時に
形成し、第2の不純物層26もウェルと同時に形成して
いるので、マスクの枚数及び工程数を増加させることな
く第1及び第2の不純物層22、26を形成することが
できる。
【0012】
【実施例】以下、相補構造であってP型のレトログレー
ドウェル中にNチャネルトランジスタが作成されている
構造におけるPチャネル高耐圧トランジスタ及びその製
造に適用した本願の発明の一実施例を、図1、2を参照
しながら説明する。なお、図3に示した一従来例と対応
する構成部分には、同一の符号を付してある。
ドウェル中にNチャネルトランジスタが作成されている
構造におけるPチャネル高耐圧トランジスタ及びその製
造に適用した本願の発明の一実施例を、図1、2を参照
しながら説明する。なお、図3に示した一従来例と対応
する構成部分には、同一の符号を付してある。
【0013】本実施例のPチャネル高耐圧トランジスタ
を製造するためには、従来公知のLOCOS法で、図2
(a)に示す様に、N型の半導体基板11の表面に、ド
レインオフセット用の酸化膜12aと素子分離用の酸化
膜12bとを形成して、LOD型トランジスタの基本と
なる構造を形成する。そして、素子活性領域の表面にゲ
ート酸化膜13を形成する。
を製造するためには、従来公知のLOCOS法で、図2
(a)に示す様に、N型の半導体基板11の表面に、ド
レインオフセット用の酸化膜12aと素子分離用の酸化
膜12bとを形成して、LOD型トランジスタの基本と
なる構造を形成する。そして、素子活性領域の表面にゲ
ート酸化膜13を形成する。
【0014】次に、図2(b)に示す様に、半導体基板
11上にレジスト24を塗布し、P型のウェルを形成す
るための開口(図示せず)と共に、Pチャネル高耐圧ト
ランジスタのドレイン部及び電界緩和層のパターンの開
口25を、レジスト24に形成する。
11上にレジスト24を塗布し、P型のウェルを形成す
るための開口(図示せず)と共に、Pチャネル高耐圧ト
ランジスタのドレイン部及び電界緩和層のパターンの開
口25を、レジスト24に形成する。
【0015】そして、レジスト24をマスクにして酸化
膜12a、12bを貫通するイオン注入を行って、Nチ
ャネルトランジスタを作成するためのP型のレトログレ
ードウェル(図示せず)と、Pチャネル高耐圧トランジ
スタの電界緩和層の一部としての不純物層26とを、同
時に形成する。
膜12a、12bを貫通するイオン注入を行って、Nチ
ャネルトランジスタを作成するためのP型のレトログレ
ードウェル(図示せず)と、Pチャネル高耐圧トランジ
スタの電界緩和層の一部としての不純物層26とを、同
時に形成する。
【0016】また、レジスト24をマスクにして酸化膜
12a、12bを貫通するイオン注入を再び行って、N
チャネルトランジスタ用のチャネルストッパ(図示せ
ず)と、Pチャネル高耐圧トランジスタの電界緩和層の
一部としての不純物層22とを、同時に形成する。
12a、12bを貫通するイオン注入を再び行って、N
チャネルトランジスタ用のチャネルストッパ(図示せ
ず)と、Pチャネル高耐圧トランジスタの電界緩和層の
一部としての不純物層22とを、同時に形成する。
【0017】不純物層22の導電型は、図3に示した一
従来例と同様にP- 型である。しかし、レトログレード
ウェルではドライブインを行わないので、不純物層22
を覆う深い位置に形成した不純物層26の導電型は、P
--型である。
従来例と同様にP- 型である。しかし、レトログレード
ウェルではドライブインを行わないので、不純物層22
を覆う深い位置に形成した不純物層26の導電型は、P
--型である。
【0018】次に、図2(c)に示す様に、レジスト2
4を除去した後、今度はPチャネル高耐圧トランジスタ
のドレイン部、電界緩和層及びその近傍部のパターンの
レジスト27を形成する。そして、レジスト27をマス
クにして酸化膜12a、12bを貫通するイオン注入を
行って、Pチャネルトランジスタ用のチャネルストッパ
としてのN+ 型の不純物層23を形成する。
4を除去した後、今度はPチャネル高耐圧トランジスタ
のドレイン部、電界緩和層及びその近傍部のパターンの
レジスト27を形成する。そして、レジスト27をマス
クにして酸化膜12a、12bを貫通するイオン注入を
行って、Pチャネルトランジスタ用のチャネルストッパ
としてのN+ 型の不純物層23を形成する。
【0019】また、レジスト27をマスクにするが今度
は酸化膜12a、12bを貫通しないイオン注入を再び
行って、Pチャネルトランジスタにおけるソース/ドレ
イン間のパンチスルーを防止するためのN+ 型の不純物
層28を形成する。
は酸化膜12a、12bを貫通しないイオン注入を再び
行って、Pチャネルトランジスタにおけるソース/ドレ
イン間のパンチスルーを防止するためのN+ 型の不純物
層28を形成する。
【0020】次に、図2(d)に示す様に、レジスト2
7を除去した後、ゲート電極14を形成し、更に、図1
に示す様に、不純物層18、ゲート電極14の側壁15
及びソース/ドレインとしての不純物層16、17等を
形成して、本実施例を完成させる。なお、本実施例で
も、閾値電圧を調整するための不純物21をチャネル部
に導入してある。また、通常耐圧のPチャネルトランジ
スタ(図示せず)には、不純物層22、26を形成しな
い。
7を除去した後、ゲート電極14を形成し、更に、図1
に示す様に、不純物層18、ゲート電極14の側壁15
及びソース/ドレインとしての不純物層16、17等を
形成して、本実施例を完成させる。なお、本実施例で
も、閾値電圧を調整するための不純物21をチャネル部
に導入してある。また、通常耐圧のPチャネルトランジ
スタ(図示せず)には、不純物層22、26を形成しな
い。
【0021】
【発明の効果】請求項1の高耐圧トランジスタでは、ド
レイン部及び第1の不純物層を覆っている第2の不純物
層において空乏層が伸び易いので、ドレイン耐圧が高
く、しかも、チャネル−ドレイン間の抵抗が低いので、
電流能力も高い。
レイン部及び第1の不純物層を覆っている第2の不純物
層において空乏層が伸び易いので、ドレイン耐圧が高
く、しかも、チャネル−ドレイン間の抵抗が低いので、
電流能力も高い。
【0022】請求項2の高耐圧トランジスタの製造方法
では、マスクの枚数及び工程数を増加させることなく第
1及び第2の不純物層を形成することができるので、請
求項1の高耐圧トランジスタを簡易に製造することがで
きる。
では、マスクの枚数及び工程数を増加させることなく第
1及び第2の不純物層を形成することができるので、請
求項1の高耐圧トランジスタを簡易に製造することがで
きる。
【図1】本願の発明の一実施例の側断面図である。
【図2】一実施例の製造方法を工程順に示す側断面図で
ある。
ある。
【図3】本願の発明の一従来例の側断面図である。
17 不純物層 22 不純物層 26 不純物層
Claims (2)
- 【請求項1】 ドレイン部と同一導電型でこのドレイン
部よりも低濃度の第1の不純物層が、前記ドレイン部を
覆うと共にこのドレイン部とチャネル部との間に延在し
ており、 前記第1の不純物層と同一導電型でこの第1の不純物層
よりも低濃度の第2の不純物層が、前記第1の不純物層
を覆っている高耐圧トランジスタ。 - 【請求項2】 前記高耐圧トランジスタとは逆導電型チ
ャネルであるトランジスタ用のチャネルストッパと前記
第1の不純物層とを同時に形成する工程と、 前記逆導電型チャネルであるトランジスタを作成するた
めのウェルと前記第2の不純物層とを同時に形成する工
程とを有する請求項1記載の高耐圧トランジスタの製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19543393A JPH0730107A (ja) | 1993-07-13 | 1993-07-13 | 高耐圧トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19543393A JPH0730107A (ja) | 1993-07-13 | 1993-07-13 | 高耐圧トランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0730107A true JPH0730107A (ja) | 1995-01-31 |
Family
ID=16340983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19543393A Pending JPH0730107A (ja) | 1993-07-13 | 1993-07-13 | 高耐圧トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0730107A (ja) |
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- 1993-07-13 JP JP19543393A patent/JPH0730107A/ja active Pending
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