KR100427570B1 - 반도체장치및그제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 119
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 68
- 239000012535 impurity Substances 0.000 claims abstract description 177
- 238000000034 method Methods 0.000 claims abstract description 151
- 230000008569 process Effects 0.000 claims abstract description 96
- 230000001681 protective effect Effects 0.000 claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 28
- 150000002500 ions Chemical class 0.000 claims description 134
- 230000015572 biosynthetic process Effects 0.000 claims description 110
- 238000002513 implantation Methods 0.000 claims description 97
- 239000000758 substrate Substances 0.000 claims description 58
- 238000002955 isolation Methods 0.000 claims description 21
- 230000001133 acceleration Effects 0.000 claims description 20
- 238000002347 injection Methods 0.000 claims description 7
- 239000007924 injection Substances 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 abstract description 26
- 230000006866 deterioration Effects 0.000 abstract description 7
- 238000005192 partition Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 326
- 239000010409 thin film Substances 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 13
- 230000006870 function Effects 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 12
- 230000002411 adverse Effects 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 239000000654 additive Substances 0.000 description 7
- 230000000996 additive effect Effects 0.000 description 7
- 230000009467 reduction Effects 0.000 description 6
- 238000000926 separation method Methods 0.000 description 5
- 230000002708 enhancing effect Effects 0.000 description 4
- 101100534514 Mus musculus Stmn1 gene Proteins 0.000 description 3
- 238000007792 addition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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Abstract
본 발명은 이온 주입시에 도입되는 혼입 불순물에 의한 특성 열화가 없는 게이트 절연막을 갖는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, NMOSFET, PMOSFET를 형성하기 위한 영역(Rn, Rp)을 구획하는 LOCOS막(2)을 형성하고, 보호 산화막(25)을 형성한 후, 그 위에 영역(Rn)의 상방을 개구한 제 1 레지스트막(Pr41)을 형성한다. 제 1 레지스트막(Pr41)을 마스크로 하여 2회의 이온 주입으로 임계치 제어층(10)의 형성과 펀치스루 스토퍼 등으로 되는 P-층(18)을 형성한 후, 제 1 레지스트막(Pr41)을 마스크로 하여 보호 산화막(25)을 에칭으로 제거한 후, 제 1 레지스트막(Pr41)을 제거한다. 영역(Rp)에 대해서도 같은 처리를 한 후, 게이트 산화막(27)을 형성한다. 이온 주입시에 도입된 혼입 불순물이 레지스트막의 제거시에 주위로 확산하는 것을 방지하여 게이트 산화막의 특성을 개선한다.
Description
본 발명은 NMISFET와 PMISFET를 구비한 CMOS형 디바이스로서 기능하는 반도체 장치 및 그 제조방법에 관한 것이다.
종래부터, NMOSFET와 PMOSFET를 공통의 반도체 기판상에 형성한 CMOS형 디바이스는 메모리나 논리 집적 회로를 구성하는 것으로서 매우 많이 사용하고 있는 반도체 장치이다. 그 경우, 반도체 기판의 표면 부근의 영역에 P웰과 N웰을 형성하고, P웰에는 NMOSFET를, N웰에는 PMOSFET를 각각 형성하는 것이 일반적인 방법이다. 특히, 최근에는 리트로그레이드(retrograde) 웰이라 불리는 이온 주입에 의해서 반도체 기판 내부의 깊은 곳에 불순물 농도의 피크를 갖는 웰이 자주 이용된다.
여기에서, NIKKEI MICRODEVICES 1991년 12월호 110 - 117 페이지에 기재되어 있는 리트로그레이드 웰의 형성 기술에 대하여 설명하기로 한다.
도 11의 (a)-(c)는 종래의 소위 트윈 리트로그레이드 웰의 제조 공정을 도시한 단면도이다. 여기에서는, P웰 형성 영역을 NMOSFET 형성 영역(Rn)으로 하고, N웰 형성 영역을 PMOSFET 형성 영역(Rp)으로 한다.
우선, 도 11의 (a)에 도시된 공정에서, Si 기판(101)에 NMOSFET 형성영역(Rn)과 PMOSFET 형성 영역(Rp)을 구획하는 LOCOS막(102)을 형성한다. 그 후, 산화 공정을 행하여, Si 기판(101)의 표면상에 보호 산화막(125)을 형성한다. 또, NMOSFET 형성 영역(Rn)의 상방만을 개구한 제 1 레지스트막(Pr101)을 형성하고, 이 제 1 레지스트막(Pr101)을 마스크로 하여, NMOSFET 형성 영역(Rn)에 P웰(103)형성을 위한 B+ 이온을 주입한다. 또, 제 1 레지스트막(Pr101)을 이용하여 NMOSFET의 임계치 제어층(130)을 형성하기 위한 B+ 이온의 주입과, 펀치스루 스토퍼(131)를 형성하기 위한 B+ 이온의 주입과, 채널 스토퍼(132)를 형성하기 위한 B+ 이온의 주입을 주입 에너지 및 주입량을 바꾸어 행한다.
다음으로, 도 11의 (b)에 도시된 공정에서, 제 1 레지스트막(Pr101)을 제거한 후, PMOSFET 형성 영역(Rp)을 개구한 제 2 레지스트막(Pr102)을 형성하고, 제 2 레지스트막(Pr102)을 마스크로 하여 N웰(104) 형성을 위한 P+ 이온을 주입한다. 또, 제 2 레지스트막(Pr102)을 이용하여, 임계치 제어층(133)을 형성하기 위한 B+ 이온과, 펀치스루 스토퍼(134)를 형성하기 위한 P+ 이온과, 채널 스토퍼(135)를 형성하기 위한 P+ 이온을 주입한다.
다음으로, 도 11의 (c)에 도시된 공정에서, 제 2 레지스트막(Pr102)을 제거한 후, 전면적으로 에칭을 행하여, 보호 산화막(125)을 제거한다.
그 후의 공정의 도시는 생략하지만, NMOSFET 형성 영역(Rn) 및 PMOSFET 형성영역(Rp)에 게이트 산화막, 게이트 전극, 소스·드레인 영역 등을 형성함으로써 NMOSFET, PMOSFET를 각각 형성할 수 있다.
그러나, 상기 종래의 반도체 장치의 제조방법에 있어서는, 이온 주입시에 캐리어 생성용 불순물, 즉 첨가 불순물 이외에 게이트 산화막의 특성에 악영향을 미치게 하는 불순물(이하, 「혼입 불순물」이라 함)이 산화막의 표면 부근에 도입되기 때문에, 게이트 산화막의 신뢰성 수명 등의 특성이 열화한다는 문제점이 있었다.
즉, 도 11의 (a)에 도시된 공정에서, 제 1 레지스트막(Pr101)을 마스크로 하여 첨가 불순물의 이온을 주입하면 보호 산화막(125)이나 LOCOS막(102)의 표면 부근에 혼입 불순물도 동시에 주입된다.
그리고, 도 11의 (a)에서 보호 산화막(125)이나 LOCOS막(102)에 도입된 혼입 불순물이 도 11의 (c)에 도시된 공정에 도달할 때까지, 포토 레지스트막(Pr101, Pr102) 제거시에 고온에 노출됨으로써 LOCOS막(102)의 표면에서 내부로 확산되거나, 다른 불순물과 화합하여 보호 산화막(125)의 에칭에 의해서는 제거할 수 없는 화합물로 되어 있는 등의 현상이 생김으로써, 도 11의 (c)에 도시된 공정의 종료시에는 기판 상의 어떤 부위에 혼입 불순물이 잔존하고 있다.
그리고, 도 11의 (c)에 도시된 공정 후, Si 기판(101) 위에 열산화 등에 의해 게이트 산화막을 형성하면 어느 것인가에 잔존하고 있는 혼입 불순물이 확산되거나, 비산(飛散)되어 게이트 산화막 내에 침입한다.
그 결과, 게이트 산화막에 불순물 준위가 생기는 등 어떠한 결함이 생겨, 신뢰성 수명 등의 특성을 열화시키는 것으로 생각된다. 이 혼입 불순물이 구체적으로 어떠한 화학 물질인지, 어떠한 과정으로 게이트 산화막에 도입되는가에 대해서는아직 해명되어 있지 않지만, 특히, 고에너지로 이온을 주입하면 이 현상이 현저히 나타나는 것이 알려져 있다.
이러한 혼입 불순물은 예를 들면 베이킹을 행하는 등의 수단에 의해서 어느정도 제거할 수는 있지만, 그와 같은 열처리를 함으로써 공정이 여분으로 필요하게 될 뿐 아니라, 첨가 불순물이 확산하여 원하는 불순물 프로파일이 얻어지지 않는 등, 다른 문제점도 생길 우려가 있다.
또한, 상술한 바와 같은 혼입 불순물에 의한 게이트 산화막의 신뢰성 수명 등의 특성 열화는, 상술한 바와 같은 리트로그레이드 웰의 형성 공정뿐 아니라, 예를 들면 확산에 의해서 형성된 P웰, N웰 내에 NMOSFET, PMOSFET를 형성할 때에도 마찬가지로 생긴다. 즉, 종래의 일반적인 공정에서는 보호 산화막을 붙인 상태로, P웰, N웰 내에 각각 임계치 제어층 뿐 아니라 펀치스루 스토퍼나 채널 스토퍼 형성을 위한 고에너지의 이온 주입을 행하는 일이 많기 때문이다.
특히, CMOS 디바이스 중에서도 고전압용(고게이트 내압)으로 게이트 산화막을 두껍게 한 후막 MOSFET와 저전압용(저게이트 내압)으로 게이트 산화막을 얇게한 박막 MOSFET를 배치한 반도체 장치의 경우에는, 베이킹과 같은 열처리를 별도로 가하면 원하는 전기적 특성이 얻어지지 않으므로 혼입 불순물에 의한 게이트 산화막의 신뢰성 수명의 열화를 억제하는 것은 곤란하였다. 또한, 후막 MOSFET의 게이트 산화막을 박막 MOSFET의 펀치스루 스토퍼 형성용 보호막으로서 이용하는 경우에는, 웨이퍼 전면의 산화막 에칭을 행할 수 없으므로 혼입 불순물을 제거하는 것은 곤란하였다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적은 NMISFET 및 PMISFET를 구비한 반도체 장치 및 그 제조방법에 있어서, 불순물 확산층을 형성하기 위한 이온 주입시에 도입되는 혼입 불순물의 침입에 의한 게이트 산화막의 특성의 열화를 억제하기 위한 것이다.
도 1은 제 1 실시예에서의 반도체 장치의 제조 공정 중 PMOSFET 형성 영역에 불순물 이온의 주입을 하기까지의 공정을 도시한 단면도
도 2는 제 1 실시예에서의 반도체 장치의 제조 공정 중 PMOSFET 형성 영역의 게이트 산화막을 제거하는 이후의 공정을 도시한 단면도
도 3은 제 1 실시예의 제조 공정에 의해 형성된 박막 NMOSFET의 단면도
도 4는 종래의 방법에 의해 형성된 게이트 산화막과 제 1 실시예에 관한 방법에 의해 형성된 게이트 산화막에 대하여 막질을 나타내는 파괴 전하량의 데이터를 도시한 도면
도 5는 제 2 실시예에서의 반도체 장치의 제조 공정의 주요한 공정을 도시한 단면도
도 6은 제 2 실시예의 제조 공정에 의해 형성된 박막 NMOSFET의 단면도
도 7은 제 3 실시예에서의 반도체 장치의 제조 공정의 주요한 공정을 도시한 단면도
도 8은 제 3 실시예의 제조 공정에 의해 형성된 박막 NMOSFET의 단면도
도 9는 제 4 실시예에서의 반도체 장치의 제조 공정의 주요한 공정을 도시한 단면도
도 10은 제 5 실시예에서의 반도체 장치의 리트로그레이드 웰 등을 형성하기 위한 주요한 공정을 도시한 단면도
도 11은 종래의 반도체 장치의 리트로그레이드 웰 등을 형성하기 위한 주요한 공정을 도시한 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
Rn1 : 저전압용 NMOSFET 형성 영역
Rn2 : 고전압용 NMOSFET 형성 영역
Rp1 : 저전압용 PMOSFET 형성 영역
Rp2 : 고전압용 PMOSFET 형성 영역
Rn : NMOSFET 형성 영역 Rp : PMOSFET 형성 영역
1 : Si 기판 2 : LOCOS막
3 : P 웰 4 : N 웰
5 : 제 1 게이트 산화막 Pr : 레지스트막
7 : 제 2 게이트 산화막 8 : 제 3 게이트 산화막
10, 11 : 임계치 제어층 12 : 게이트 전극
13 : 측벽 14 : P+층(소스·드레인 영역)
15 : P-층(LDD 영역) 16 : N+층(소스·드레인 영역)
17 : N-층(LDD 영역)
18 : P-층(펀치스루 스토퍼층 또는 채널 스토퍼층)
19 : N-층(펀치스루 스토퍼층 또는 채널 스토퍼층)
25 : 보호 산화막 27 : 게이트 산화막
30, 33 : 임계치 제어층 31, 34 : 펀치스루 스토퍼층
32, 35 : 채널 스토퍼층
상기 목적을 달성하기 위해 본 발명에서는 CMOS 디바이스에 대한 제 1 반도체 장치의 제조방법에 관한 수단과, 게이트 산화막 두께가 다른 두 종류의 MOSFET를 갖는 CMOS 디바이스에 대한 제 2 반도체 장치의 제조방법에 관한 수단과, 게이트 산화막 두께가 다른 두 종류의 MOSFET를 갖는 CMOS 디바이스에 대한 반도체 장치에 관한 수단을 강구하고 있다.
본 발명에 따르는 제 1 반도체 장치의 제조방법은, 제 1 도전형 MISFET와 제 2 도전형 MISFET로 이루어지는 반도체 장치의 제조방법에 있어서, 반도체 영역을 갖는 기판상에 상기 반도체 영역을 제 1 도전형 MISFET 형성영역과 제 2 도전형 MISFET 형성 영역으로 구획하는 소자 분리용 절연막을 형성하는 제 1 공정과, 상기 반도체 기판의 표면상에 보호절연막을 형성하는 제 2 공정과, 상기 보호절연막 위에 상기 제 1 도전형 MISFET 형성 영역의 상방을 개구한 제 1 레지스트막을 형성하는 제 3 공정과, 상기 제 1 레지스트막을 마스크로 하여 상기 보호절연막의 상방으로부터 상기 반도체 기판 내에 적어도 1회의 첨가 불순물 이온을 주입하는 제 4 공정과, 상기 제 1 레지스트막을 마스크로 하여 상기 보호절연막 중 상기 제 1 레지스트 마스크의 개구 내에 노출되는 부분이 제거될 때까지 에칭을 행하는 제 5 공정과, 상기 제 1 레지스트막을 제거하는 제 6 공정과, 상기 제 6 공정 후, 기판 상에 상기 제 2 도전형 MISFET 형성 영역의 상방을 개구한 제 2 레지스트막을 형성하는 제 7 공정과, 상기 제 2 레지스트막을 마스크로 하여 상기 보호절연막의 상방으로부터 상기 반도체 기판 내에 적어도 1회의 첨가 불순물 이온을 주입하는 제 8 공정과, 상기 제 2 레지스트막을 마스크로 하여 상기 제 2 레지스트막의 개구 내에 노출되는 상기 보호절연막이 제거될 때까지 에칭을 하는 제 9 공정과, 상기 제 9 공정후, 상기 제 2 레지스트막을 제거하는 제 10 공정을 구비한다.
이 방법에 의해 제 4 및 제 8 공정에서 불순물 이온의 주입에 따라 혼입 불순물이 보호절연막이나 소자 분리 절연막에 도입되지만, 제 5 및 제 9 공정에서 곧 에칭이 행하여져 제 1 레지스트막의 개구 내의 보호절연막이 제거되기 때문에, 그때 소자분리 절연막의 표면 부근도 에칭에 의해 제거되고, 보호절연막이나 소자 분리 절연막 내에 도입된 혼입 불순물이 주위에 확산하기 전에 제거된다. 따라서, 후에 게이트 절연막이 형성되더라도 게이트 절연막에 혼입 불순물이 침입하지 않고, 신뢰성 수명 등의 특성 열화를 방지할 수 있다. 더구나, 혼입 불순물을 제거하기 위한 특별한 공정은 불필요하기 때문에 공정수의 증대나 공정의 복잡함을 초래하지는 않는다.
또, 상기 제 1 반도체 장치의 제조방법에 있어서, 상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은 웰을 형성하기 위한 첨가 불순물 이온의 주입을 포함할 수 있다.
이 방법에 의해, 소위 리트로그레이드 웰을 형성할 때의 불순물 이온의 주입에 따라 도입되는 혼입 불순물의 게이트 절연막으로의 침입을 미연에 방지할 수 있기 때문에 게이트 절연막의 특성 열화를 방지할 수 있다.
또한, 상기 제 1의 반도체 장치의 제조방법에 있어서, 상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은 임계치를 제어하기 위한 첨가 불순물 이온의 주입을 포함할 수 있다.
또, 상기 제 1 반도체 장치의 제조방법에 있어서, 상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은 펀치스루 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함할 수 있다.
또한, 상기 제 1 반도체 장치의 제조방법에 있어서, 상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은 채널 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함할 수 있다.
또, 상기 제 1 반도체 장치의 제조방법에 있어서, 상기 제 10 공정 후, 상기 반도체 기판 위에 게이트 절연막을 형성하는 공정을 추가로 포함할 수 있다.
본 발명에 따르는 제 2 반도체 장치의 제조방법은, 저전압용 제 1 도전형 MISFET, 저전압용 제 2 도전형 MISFET, 고전압용 제 1 도전형 MISFET 및 고전압용 제 2 도전형 MISFET로 이루어지는 반도체 장치의 제조방법에 있어서, 반도체 영역을 갖는 기판상에, 상기 반도체 영역을 저전압용 제 1 도전형 MISFET 형성 영역과, 저전압용 제 2 도전형 MISFET 형성 영역과, 고전압용 제 1 도전형 MISFET 형성 영역과, 고전압용 제 2 도전형 MISFET 형성 영역으로 구획하는 소자 분리용 절연막을 형성하는 제 1 공정과, 상기 반도체 기판의 표면 상에 제 1 게이트 절연막을 형성하는 제 2 공정과, 상기 제 1 게이트 절연막 위에 상기 저전압용 제 1 도전형 MISFET 형성 영역의 적어도 채널 영역의 일부를 포함하는 영역의 상방을 개구한 제 1 레지스트막을 형성하는 제 3 공정파, 상기 제 1 레지스트막을 마스크로 하여 상기 제 1 게이트 절연막의 상방으로부터 상기 반도체 기판 내에 적어도 1회의 첨가 불순물 이온을 주입하는 제 4 공정과, 상기 제 1 레지스트막을 마스크로 하여 상기 제 1 게이트 절연막 중 상기 제 1 레지스트 마스크의 개구 내에 노출되어 있는 부분이 제거될 때까지 에칭을 행하는 제 5 공정과, 상기 제 1 레지스트막을 제거하는 제 6 공정과, 상기 제 6 공정 후, 기판 상에 상기 저전압용 제 2 도전형 MISFET 형성 영역의 적어도 채널 영역 일부를 포함하는 영역의 상방을 개구한 제 2 레지스트 막을 형성하는 제 7 공정과, 상기 제 2 레지스트막을 마스크로 하여 상기 제 1 게이트 절연막의 상방으로부터 상기 반도체 기판 내에 적어도 1회의 첨가 불순물 이온을 주입하는 제 8 공정과, 상기 제 2 레지스트막을 마스크로 하여 상기 제 1 게이트 절연막 중 상기 제 1 레지스트 마스크의 개구 내에 노출되는 부분이 제거될 때까지 에칭을 행하는 제 9 공정과, 상기 제 2 레지스트막을 제거한 후, 기판상에 제 2 게이트 절연막을 형성하는 제 10 공정과, 상기 각 MISFET 형성 영역의 각 게이트 절연막 위에 게이트 전극을 형성하는 제 11 공정과, 상기 각 MISFET 형성 영역에서, 상기 각 게이트 전극을 끼우는 상기 반도체 영역 내의 1쌍의 영역에 소스·드레인 영역을 형성하는 제 12 공정을 구비한다.
이 방법에 의해, 상기 제 1 반도체 장치의 제조방법과 같이, 제 4 공정 및 제 8 공정에서 도입되는 혼입 불순물이 게이트 절연막에 도입되는 것을 방지할 수있다. 즉, 제 4 및 제 8 공정에서 불순물 이온의 주입에 따라 혼입 불순물이 제 1 게이트 절연막이나 소자 분리 절연막에 도입되더라도, 제 5 및 제 9 공정에서 즉시, 에칭에 의해 제 1 또는 제 2 레지스트막의 개구 내의 제 1 게이트 절연막이 제거되기 때문에 그 때 소자 분리 절연막의 표면 부근도 에칭에 의해 제거되고, 제 1 게이트 절연막이나 소자 분리 절연막 내에 도입된 혼입 불순물이 주위에 확산하기 전에 제거된다. 따라서, 그 후에 형성된 제 2 게이트 절연막 내에 혼입 불순물이 확산에 의해서 침입되지는 않는다. 한편, 각 고전압용 MISFET 형성 영역에 잔존하는 제 1 게이트 절연막 내에 혼입 불순물이 확산되지도 않는다. 그리고, 최종적인 공정이 종료되면 저전압용의 각 MISFET의 게이트 절연막은 제 2 게이트 절연막으로만 구성되고, 고전압용 각 MISFET의 게이트 절연막은 제 1 및 제 2 게이트 절연막으로 구성되고, 두께가 다른 두 종류의 게이트 절연막이 형성된다. 그 결과, 어느 쪽의 MISFET의 게이트 절연막에도 혼입 불순물의 침입이 저지되기 때문에 신뢰성 수명 등의 특성이 개선된 반도체 장치를 제조할 수 있다.
특히, 저전압용과 고전압용 MISFET를 구비하고 있는 경우에는, 고전압용 MISFET 형성 영역 내의 제 1 게이트 절연막에 혼입 불순물이 확산되면, 그 위에 제 2 게이트 절연막이 형성되기 때문에, 다음에 베이킹 등에 의해 혼입 불순물을 제거하는 것은 곤란하게 되지만, 이 방법에 의하면 고전압용 MISFET 형성 영역 내의 제 1 게이트 절연막으로의 혼입 불순물의 확산이 미연에 방지되기 때문에 게이트 절연막의 특성을 현저히 개선할 수 있다.
또한, 제 2 반도체 장치의 제조방법에 있어서, 상기 제 1 또는 제 2 레지스트막 중 적어도 어느 한쪽의 레지스트막의 개구 영역을 게이트 전극 형성 영역만으로 할 수 있다.
이 방법에 의해, 제 2 게이트 절연막을 형성하는 공정이 종료된 시점에서, 저전압용 MISFET 형성 영역에서 게이트 전극의 양측에는 제 1 게이트 절연막과 제 2 게이트 절연막을 적층한 두꺼운 게이트 절연막, 즉 고전압용 MISFET 형성 영역 상의 게이트 절연막과 같은 두께를 갖는 게이트 절연막을 얻을 수 있다. 따라서, 후에 각 MISFET 형성 영역에서 각 게이트 전극의 양측의 게이트 절연막을 제거할때 저전압용 MISFET 형성 영역에서의 오버 에칭량을 매우 작게 할 수 있고, 소자 분리 절연막의 막감소량이 작아진다. 즉, 소자 분리 절연막의 막감소에 기인하는 소자 분리 절연막 단부가 파지거나 소스·드레인 확산층의 소자 분리 절연막 하방으로의 확대가 없어, 단채널 효과나 접합 리크가 작고, 또한 소자 분리 기능이 높은 저전압용 MISFET를 구비한 반도체 장치를 형성할 수 있다.
또, 상기 제 2 반도체 장치의 제조방법에 있어서, 상기 제 1 또는 제 2 레지스트막 중 적어도 어느 한쪽의 레지스트막의 개구 영역이 상기 MISFET의 소스·드레인 영역 및 소자분리 절연막의 단부를 포함시킬 수 있다.
이 방법에 의해, 저전압용 MISFET 형성 영역에서의 제 1 또는 제 2 이온 주입 공정에 의해 펀치스루 스토퍼로서도 채널 스토퍼로서도 기능하는 불순물 확산층을 형성할 수 있게 된다.
또한, 상기 제 2 반도체 장치의 제조방법에 있어서, 상기 제 1 또는 제 2 레지스트막 중 적어도 어느 한쪽의 레지스트막의 개구영역은 당해 MISFET의 채널 영역 및 소자 분리용 절연막의 단부만으로 할 수 있다.
이 방법에 의해, 어느 한 쪽의 이온 주입 공정에서 반도체 영역 내에 첨가 불순물 이온이 주입되어도 소스·드레인 영역의 하방에는 불순물 확산층이 존재하지 않는 상태로 된다. 따라서, 소스·드레인 영역의 하단부에서의 PN 접합의 형성에 기인하는 접합 내압의 저하나 접합 용량의 증대가 없는 MISFET를 구비한 반도체 장치를 얻을 수 있다.
또, 상기 제 2 반도체 장치의 제조방법에 있어서, 상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은 임계치 전압을 제어하기 위한 제 1 첨가 불순물 이온의 주입과, 상기 제 1 첨가 불순물 이온의 주입보다 높은 주입 에너지에 의한 적어도 1회의 제 2 첨가 불순물 이온의 주입을 포함시키는 것이 바람직하다.
이 방법에 의해, 적어도 어느 한쪽의 도전형의 저전압용 MISFET 형성 영역에서 공통의 레지스트막을 이용하여 임계치 전압의 제어와 펀치스루 스토퍼, 채널 스토퍼, 웰 등을 형성할 수 있게 된다. 따라서, 간략한 공정으로 상이한 게이트 내압 특성을 갖는 두 종류의 NMISFET 및 PMOSFET를 구비하여, 더욱 더 다채로운 기능을 갖는 MISFET를 구비한 반도체 장치를 얻을 수 있다. 특히 고밀도화가 요구되는 저전압용 MISFET의 단채널 효과의 억제 기능이나 분리 기능 등을 향상시킬 수 있는 효과는 크다.
또, 상기 제 2 반도체 장치의 제조방법에 있어서, 상기 제 2 첨가 불순물 이온의 주입은 웰 형성을 위한 첨가 불순물 이온의 주입을 포함할 수 있다.
또한, 상기 제 2 반도체 장치의 제조방법에 있어서, 상기 제 2 첨가 불순물 이온의 주입은 펀치스루 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함할 수 있다.
또, 상기 제 2 반도체 장치의 제조방법에 있어서, 상기 제 2 첨가 불순물 이온의 주입은 채널 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함할 수 있다.
또한, 상기 제 2 반도체 장치의 제조방법에 있어서, 상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형이며, 상기 제 4 공정에서는 상이한 가속 에너지 및 도즈량으로 2회의 P형 첨가 불순물 이온을 주입하고, 상기 제 8 공정에서는, N형 불순물 이온의 주입과 P형 불순물 이온의 주입을 각각 1회씩 행할 수 있다.
이 방법에 의해, 저전압용 NMISFET 형성 영역에서는 2회의 P형 불순물 이온의 주입에 의해 임계치 전압의 조정과 적어도 펀치스루 스토퍼로 되는 불순물 확산층의 형성이 행하여져, 저전압용 PMOSFET 형성 영역에서는 P형 불순물 이온의 주입에 의한 임계치 전압의 조정과 N형 불순물 이온의 주입에 의한 펀치스루 스토퍼, 채널 스토퍼, 웰 등의 형성이 행하여진다.
본 발명의 반도체 장치는 또한, 반도체 영역을 갖는 기판 상에, 저전압용 제 1 도전형 MISFET와, 저전압용 제 2 도전형 MISFET와, 고전압용 제 1 도전형 MISFET와, 고전압용 제 2 도전형 MISFET를 구비하며, 상기 각 MISFET는 상기 반도체 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극을 끼우는 상기 반도체 영역 내의 1쌍의 영역에 첨가 불순물을 도입하여 형성된 소스·드레인 영역을 갖도록 구성된 반도체 장치에 있어서, 상기 저전압용 제 1 도전형 MISFET 및 상기 저전압용 제 2 도전형 MISFET 중 적어도 어느 한쪽의 MISFET에서, 상기 게이트 전극 하방에서의 게이트 절연막의 적어도 어느 한쪽 단부의 두께는 중앙부의 두께보다도 크다.
이로써 반도체 장치의 저전압용 MISFET에서의 GIDL을 억제할 수 있다.
또, 상기 반도체 장치에 있어서, 상기 계단 모양의 게이트 절연막을 갖는 MISFET의 게이트 하방 영역의 적어도 중앙부에 있어서, 상기 MISFET의 게이트 절연 막의 하단부보다 깊은 위치에 상기 MISFET의 도전형과는 역도전형인 불순물 확산층을 형성할 수 있다.
이로써 펀치스루 스토퍼로서 기능하는 불순물 확산층이 존재하므로 단채널 억제효과의 기능이 높은 MISFET를 얻을 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
( 실시예 )
( 제 1 실시예 )
이하, 제 1 실시예에 의한 반도체 장치의 제조방법에 대하여 도 1의 (a)-(c), 도 2의 (a)-(c) 및 도 3을 참조하여 설명하기로 한다. 도 1의 (a)-(c) 및 도 2의 (a)-(c)는 제 1 실시예에 의한 반도체 장치의 제조 공정을 도시한 단면도이다. 또, 도 3은 제 1 실시예에 의해 형성되는 반도체 장치 중 박막 NMOSFET만의 구성을 도시한 단면도이다. 도 1의 (a)-(c), 도 2의 (a)-(c) 및 도 3에서, 1은 Si 기판, 2는 LOCOS막, 3은 P웰, 4는 N웰, 5는 제 1 게이트 산화막, 7은 제 2 게이트 산화막,8은 제 3 게이트 산화막, Pr11, Pr12는 제 1, 제 2 레지스트막, 12는 게이트 전극, 13은 측벽, 14는 P+층, 15는 P-층, 16은 N+층, 17은 N-층, 18은 P-층을 각각 나타낸다.
우선, 도 1의 (a)에 도시된 공정에서, Si 기판(1)에 P웰(3)과 N웰(4) 및 LOCOS막(2)을 형성한다. 이 공정에 의해, P웰(3) 내는 저전압용 NMOSFET 형성 영역 Rn1(게이트 산화막이 얇은 NMOSFET 형성 영역)과, 고전압용 NMOSFET 형성 영역 Rn2(게이트 산화막이 두꺼운 NMOSFET 형성 영역)로 구획되고, N웰(4) 내는 저전압용 PMOSFET 형성 영역 Rp1(게이트 산화막이 얇은 PMOSFET 형성 영역)과 고전압용 PMOSFET 형성 영역 Rp2(게이트 산화막이 두꺼운 PMOSFET 형성 영역)로 구획된다. 그 후, 제 1회째의 게이트 산화공정을 행하여 Si 기판(1)의 표면 상에 제 1 게이트 산화막(5)을 형성한다. 또, 저전압용 NMOSFET 형성 영역 Rn1의 상방만을 개구한 제 1 레지스트막(Pr11)을 형성하고, 이 제 1 레지스트막(Pr11)을 마스크로 하여 저 전압용 NMOSFET 형성영역(Rn1)에 박막 NMOSFET의 채널영역으로 되는 임계치 제어층(10)을 형성하기 위한 B+ 이온의 주입과, 펀치스루 스토퍼 또는 채널 스토퍼로 되는 P-층(18)을 형성하기 위한 B+ 이온의 주입을 주입 에너지 및 주입량을 바꾸어 실행한다. 이 때, 동시에, 게이트 산화막 등의 특성에 악영향을 미치게 하는 혼입 불순물도 산화막 내에 도입된다.
다음으로, 도 1의 (b)에 도시된 공정에서, 제 1 레지스트막(Pr11)을 마스크로 하여 에칭하고, 저전압용 NMOSFET 형성 영역(Rn1)의 제 1 게이트 산화막(5) 및 LOCOS막(2)의 표면 부근의 부분을 제거한다. 이 공정에 의해 저전압용 NMOSFET 형성 영역(Rn1)에서의 제 1 게이트 산화막(5) 및 LOCOS막(2)의 표면 부근에 존재하고 있는 혼입 불순물도 주위에 확산하기 전에 제거된다.
다음으로, 도 1의 (c)에 도시된 공정에서, 제 1 레지스트막(Pr11)을 제거한 후, 저전압용 PMOSFET 형성 영역(Rp1)을 개구한 제 2 레지스트막(Pr12)을 형성하고, 제 2 레지스트막(Pr12)을 마스크로 하여 임계치 제어층(11)을 형성하기 위한 B+ 이온의 주입과, 펀치스루 스토퍼 또는 채널 스토퍼로 되는 N-층(19)을 형성하기 위한 P+ 이온을 주입한다. 이 때, 동시에, 게이트 산화막 등의 특성에 악영향을 미치게 하는 혼입 불순물도 산화막 내에 도입된다.
다음으로, 도 2의 (a)에 도시된 공정에서, 제 2 레지스트막(Pr12)을 마스크로서 에칭하고, 저전압용 PMOSFET 형성 영역(Rp1)의 제 1 게이트 산화막(5)을 제거한다. 이 공정에 의해, 저전압용 PMOSFET 형성 영역(Rp1)에서의 제 1 게이트 산화막(5) 및 LOCOS막(2)의 표면 부근에 존재하고 있는 혼입 불순물도, 주위로 확산되기 전에 제거된다.
다음으로, 도 2의 (b)에 도시된 공정에서, 제 2 레지스트막(Pr12)을 제거한 후, 제 2 회째의 게이트 산화공정을 행한다. 이에 따라, 저전압용 NMOSFET 형성 영역(Rn1) 및 저전압용 PMOSFET 형성 영역(Rp1)에는 1회의 게이트 산화공정에 의해 얇은 제 2 게이트 산화막(7)이 형성되는 한편, 고전압용 NMOSFET 형성 영역(Rn2) 및 고전압용 PMOSFET 형성영역(Rp2)에는 2회의 게이트 산화공정에 의해 두꺼운 제 3 게이트 산화막(8)이 형성된다.
이 후, 도 2의 (c)에 도시된 공정에서, 각 영역(Rn1-Rp2)에 게이트 전극(12)을 형성하고, NMOSFET용 LDD(저농도 소스·드레인 영역)로 이루어지는 N-층(17)을 형성하고, PMOSFET용 LDD로 이루어지는 P-층(15)을 형성한 후, 각 게이트 전극(12)의 측면상에 측벽(13)을 형성한다. 이 때, 게이트 전극(12)의 옆쪽의 각 게이트 산화막(7, 8)도 제거된다.
그 후, 각 NMOSFET 형성 영역(Rn1, Rn2)에는 NMOSFET용 소스·드레인 영역으로 되는 N+층(16)을 형성하는 한편, 각 PMOSFET 형성 영역(Rp1, RP2)에는 PMOSFET용 소스·드레인 영역으로 되는 P+층(14)을 형성한다.
도 3은 상술한 제조 공정에 의해 얻어지는 반도체 장치 중의 박막 NMOSFET만의 구조를 도시한 단면도이다.
여기에서, 상기 도 1의 (a)에 도시된 공정에서, B+ 이온의 주입을 예를 들면 100keV 정도의 가속 에너지로 행함으로써 박막 NMOSFET 게이트 산화막(7)의 하방의 깊은 위치에 불순물 농도의 피크가 있는 P-층(18)을 형성할 수 있다. 즉, 이 P-층(18)이 박막 NMOSFET의 단채널 효과를 억제하기 위한 펀치스루 스토퍼로서 기능한다. 또한, 도 1의 (a)에 도시된 공정에서의 B+ 이온의 주입을, 예를 들면 150keV 정도의 가속 에너지로 함으로써, LOCOS막(2)의 하단보다 하방이 깊은 위치에 불순물 농도의 피크가 있는 P-층(18)을 형성할 수 있다. 즉, 이 P-층(18)이 LOCOS막(2)의 분리 기능을 높이기 위한 채널 스토퍼로서 기능한다. 또, 제 1 레지스트막(Pr11)을 이용하여, 가속 에너지를 3종류로 바꾼 3회의 이온 주입을 행하여, 임계치 제어층, 펀치스루 스토퍼 및 채널 스토퍼를 형성해도 된다.
또, 저전압용 PMOSFET 형성 영역(Rp1)에 형성되는 박막 PMOSFET에 대해서도도 1의 (c)에 도시된 공정에서의 P+ 이온의 주입을, 예를 들면 150keV 정도의 가속 에너지로 실시하면 N-층(19)이 박막 PMOSFET의 단채널 효과를 억제하는 펀치스루 스토퍼로 되고, 예를 들면 300keV 정도의 가속 에너지로 실시하면 N-층(19)이 분리 기능을 높이기 위한 채널 스토퍼로 된다. 또, 제 2 레지스트막(Pr12)을 이용하여, 가속 에너지를 3종류로 바꾼 3회의 이온 주입을 행하여, 임계치 제어층, 펀치스루 스토퍼 및 채널 스토퍼를 형성해도 된다.
본 실시예의 제조방법에 의하면, 박막 NMOSFET, 박막 PMOSFET, 후막(厚膜) NMOSFET 및 후막 PMOSFET를 같은 반도체 기판 상에 형성하면서, 각 MOSFET의 임계치 전압을 정확히 조정할 수 있다. 또한, 채널 스토퍼 또는 펀치스루 스토퍼 형성을 위한 이온 주입 조건을 각 영역마다 최적의 것으로 할 수 있기 때문에 보다 적절한 위치에 채널 스토퍼나 펀치스루 스토퍼를 형성할 수 있고, 따라서 단채널 효과의 억제와, 각 영역(Rn1-Rp2) 상호간에서의 분리 기능의 향상을 도모할 수 있다.
특히, 본 실시예에서는 이하의 작용에 의해 양호한 게이트 산화막을 구비한 반도체 장치를 실현할 수 있다. 도 1의 (a)에 도시된 공정에서, 저전압용 NMOSFET 형성 영역(Rn1)에서 제 1 레지스트막(Pr11)을 마스크로 하여 임계치 제어층(10)을 형성하기 위한 B+ 이온의 주입과, 펀치스루 스토퍼 또는 채널 스토퍼 형성용 B+ 이온의 주입을 할 때, B+ 이온 뿐만 아니라 게이트 산화막 등의 특성에 악영향을 미치게 하는 혼입 불순물도 도입된다. 특히, 고에너지의 이온 주입을 한 경우에 혼입 불순물이 도입되는 현상이 현저히 나타난다. 그러나, 그 후 곧 도 1의 (b)에 도시된 공정에서, 제 1 게이트 산화막(5)을 제거하기 위한 에칭을 하고 있기 때문에 저전압용 NMOSFET 형성 영역(Rn1)에서의 제 1 게이트 산화막(5) 및 LOCOS막(2)의 표면부근에 존재하고 있는 혼입 불순물도 그것이 주위에 확산되기 전에 제거된다. 즉, 상기 종래의 제조방법과 같이 이온 주입 공정에서 도입된 혼입 불순물이 주위로 확산되는 것을 확실하게 방지할 수 있다. 또한, 도 1의 (c)에 도시된 공정에서 혼입 불순물이 도입되더라도, 도 2의 (a)에 도시된 공정에서 그 혼입 불순물이 곧 제거된다. 따라서, 각 고전압용 MISFET 형성 영역(Rp1, Rp2)에 잔존하고 있는 제 1 게이트 산화막(5) 내에는 혼입 불순물은 포함되어 있지 않다. 또, 그 후 도 2의 (b)에 도시된 공정에서 제 2 게이트 산화막(7)이 형성되어도, LOCOS막(2) 중 어떤 부위로부터 제 2 의 게이트 산화막(7)에 혼입 불순물이 비산되지도 않는다. 그 결과, 저전압용 NMOSFET, 저전압용 PMOSFET, 고전압용 NMOSFET 및 고전압용 PMOSFET 중 어느 것에서도 이상의 불순물 이온 주입시에 동시에 도입된 혼입 불순물이 확산되지 않은 양호한 특성을 갖는 게이트 산화막을 얻을 수 있다.
도 4의 (a), (b)는 종래의 제조방법에 의한 반도체 장치 중의 게이트 산화막과, 본 실시예의 제조방법에 의한 게이트 산화막에 대한 TDDB 시험에서의 파괴 전하량(Qbd)의 데이터를 도시한 도면이다. 단, 어느쪽 샘플에 대해서도 두께가 9nm이고, 길이가 0.4μm, 폭이 10μm의 게이트 산화막을 갖는 트랜지스터를 30000개 나열한 배열을 형성하고, 전류값을 -20mA/cm-2로 한 정전류 시험을 행하고 있다. 도 4의 (a)와 도 4의 (b)를 비교하면 알 수 있는 바와 같이, 본 실시예에 관한 반도체 장치의 게이트 산화막의 막질을 나타내는 파괴 전하량(Qbd)은 종래의 반도체 장치의 게이트 산화막에 비해 평균 약 2자리수 향상하고 있다.
즉, 도 1의 (c)에 도시된 공정과 같이, 게이트 산화막을 제거하여 Si 기판(1) 위에 직접 레지스트막을 설치하면 Si 기판(1) 내부가 오염되기 때문에 신뢰성 수명 등에 악영향을 줄 우려가 있다. 그 때문에, 종래는 Si 기판 상에 직접 레지스트막을 형성하는 순서는 피하도록 하고 있다. 그런데, 본 발명의 과정에서의 실험의 결과, 이하의 것이 분명해졌다. Si 기판상에 게이트 산화막 등을 개재하지 않고 직접 레지스트막을 형성함으로써 Si 기판이 오염되고, 그 후 Si 기판상에 형성되는 게이트 산화막도 어느 정도 오염될지도 모른다. 그러나, 그 오염에 기인하는 게이트 산화막의 막질의 열화 정도는 게이트 산화막의 상방으로부터 이온 주입을 행함으로써 도입된 혼입 불순물이 확산하는 것에 의한 게이트 산화막의 막질의 열화에 비하면 무시할 수 있는 정도로 작은 것이 분명해졌다.
또, 본 실시예에서는 도 1의 (b)에 도시된 공정의 다음에 제 1 레지스트막(Pr11)을 제거하고, 제 2 레지스트막(Pr12)을 형성하도록 하였지만, 제 1 레지스트막(Pr11)을 제거한 후에, 게이트 산화공정을 삽입해도 된다. 게이트 산화공정을 삽입하면 저전압용 NMOSFET 형성 영역(Rn1)에서의 박막 NMOSFET의 게이트 산화막의 막두께와, 저전압용 PMOSFET 형성 영역(Rp1)의 박막 PMOSFET의 게이트 산화막의 막 두께를 다른 두께로 할 수 있다. 즉, 도 1에 도시된 바와 같은 두 종류의 게이트 산화막을 구비한 반도체 장치 뿐만 아니라, 3종류 이상의 게이트 산화막을 구비한 반도체 장치를 실현할 수 있다.
( 제 2 실시예 )
다음으로, 제 2 실시예에 의한 반도체 장치의 제조방법에 대하여 설명하기로 한다. 도 5의 (a)-(f)는 본 실시예에 관한 반도체 장치의 제조 공정을 도시한 단면도이다. 또한, 도 6의 (a), (b)는 본 실시예의 제조방법에 의해 형성되는 박막 NMOSFET의 단면도이다.
도 5의 (a)-(f)에 도시된 공정은 기본적으로는 상기 제 1 실시예에서의 도 1의 (a)-(f)에 도시된 공정과 동일하다. 단, 본 실시예에서는 도 5의 (a)에 도시된 공정에서 사용되는 제 1 레지스트막(Pr21) 및 도 5의 (c)에 도시된 제 2 레지스트막(Pr22)의 개구 영역이 MOSFET 형성 영역 전체가 아니라, MOSFET의 임계치 제어층으로 되는 영역의 상방뿐인 점이 제 1 실시예의 방법과 다르다. 그 때문에 제 1 실시예에 비하여 후공정에서 다음과 같은 차이점이 발생한다.
도 5의 (a)에 도시된 공정에서는 저전압용 NMOSFET 형성 영역(Rn1) 중 채널 영역으로 되는 영역 부근에만 임계치 제어층(10)을 형성하기 위한 B+ 이온이 주입된다. 또, 임계치 제어층(10)의 하방에만 펀치스루 스토퍼로 되는 P-층(18)을 형성하기 위한 B+ 이온이 주입된다.
도 5의 (b)에 도시된 공정에서는 제 1 게이트 산화막(5) 중 저전압용 NMOSFET 형성 영역(Rn1)의 임계치 제어층(10)의 상방에 있는 부분만이 제거된다.
도 5의 (c)에 도시된 공정에서는 저전압용 PMOSFET 형성 영역(Rp1) 중 채널 영역으로 되는 영역 부근에만 임계치 제어층(11) 형성용 B+ 이온이 주입되고, 임계치 제어층(11)의 하방에만 펀치스루 스토퍼로 되는 N-층(19)을 형성하기 위한 P+ 이온이 주입된다.
도 5의 (d)에 도시된 공정에서는 제 1 게이트 산화막(5) 중 저전압용 PMOSFET 형성 영역(Rp1)의 임계치 제어층(10)의 상방에 있는 부분만 제거된다.
도 5의 (e)에 도시된 공정에서는 저전압용 NMOSFET 형성 영역(Rn1) 및 저전압용 PMOSFET 형성 영역(Rp1)에서, 임계치 제어층(10, 11) 위에서는 얇은 제 2 게이트 산화막(7)이 형성되지만, 임계치 제어층(10, 11)의 양측에서는 두꺼운 제 3 게이트 산화막(8)이 형성된다.
도 5의 (f)에 도시된 공정에서는, 측벽 형성을 위한 산화막의 퇴적과 이방성 에칭을 행한다. 본 실시예에서는 LOCOS막(2)이 에칭되어 있지 않은 것이 제 1 실시예와 다르다. 어떤 영역(Rn1, Rn2, Rp2, Rp1)에서도 게이트 전극(12)의 양측의 LOCOS막(2)의 두께는 같기 때문에 각 영역(Rn1, Rn2, Rp2, Rp1)에서의 에칭의 진행 상태가 균일화된다. 즉, 제 1 실시예와 같이, 저전압용 NMOSFET 형성 영역(Rn1) 및 저전압용 PMOSFET 형성 영역(Rp1)에서의 제 2 게이트 산화막(7)이 제거되더라도 고전압용 NMOSFET 형성 영역(Rn2) 및 고전압용 PMOSFET 형성 영역(Rp2)에서의 제 3 게이트 산화막(8)을 추가로 제거하기 위한 에칭을 행함으로써 LOCOS막(2)이 큰 막 감소가 생기지 않는다. 즉, 영역(Rn1, Rp1)에서의 오버 에칭량이 적게 되므로 LOCOS막(2)의 막감소량을 억제할 수 있다.
도 6의 (a), (b)는 상기 도 5의 (a)-(f)에 도시된 제조 공정에서 형성되는 박막 NMOSFET의 구조를 도시한 단면도이다. 단, 도 6의 (a)는 도 5의 (a)에 도시된 공정에서의 제 1 레지스트막(Pr21)의 개구 영역이 게이트 전극(12)보다 넓은 경우를 도시하고, 도 6의 (b)는 도 5의 (a)에 도시된 공정에서의 제 2레지스트막(Pr21)의 개구 영역이 게이트 전극(12)보다 좁은 경우를 도시한다. 단, 박막 PMOSFET에 대해서도 도 6의 (a), (b)에 도시된 것과 같은 구조를 얻을 수 있다.
본 실시예의 제조방법에 의하면, 상기 제 1 실시예와 같은 효과에 덧붙여서 다음과 같은 효과를 발휘할 수 있다.
첫째로, 도 5의 (f)에 도시된 공정에서 각 MOSFET 형성 영역(Rn1, Rn2, Rp2, Rp1) 어느것에서도 LOCOS막(2)의 막감소량을 억제할 수 있기 때문에 LOCOS막(2)의 막감소에 기인하는 도 2의 영역(Rx)과 같은 LOCOS막(2)의 단부의 마모가 거의 생기지 않는다, 따라서, 소스·드레인 영역 형성용 고농도 불순물의 이온 주입시에, 도 3에 도시된 영역(Ry)과 같이 LOCOS막(2)의 하방으로까지 소스·드레인 영역(N+층(16))이 확산되고, 접합 누설이 발생하는 것을 방지할 수 있다. 특히, 살리사이드 프로세스를 행함으로서 소스·드레인 영역의 표면 부근이 실리사이드화된다. 그 때, LOCOS막의 단부가 크게 파져 있으면 실리사이드화가 LOCOS막의 하방에까지 진행하여 인접하는 MISFET와의 사이에 단락 전류가 발생할 우려가 있다. 또는 소스·드레인 영역과 기판 영역 사이의 누설을 크게 할 우려가 있다. 그러나, 본 실시예의 반도체 장치에 의해 이러한 문제점을 효율적으로 방지할 수 있다.
또한, 도 6의 (a), (b)에 도시된 바와 같이, 본 실시예의 박막 NMOSFET 또는 박막 PMOSFET에서는, P-층(18)이 소스·드레인 영역으로 되는 N+층(16)의 하방 전체에 걸쳐 형성되어 있지 않다. 즉, N+층(16) 하방의 영역은 보다 저농도의 불순물이 존재하는 웰로 되어 있다. 따라서, 웰보다 고농도의 불순물을 포함하는P-층(18)과 N+층(16) 사이의 영역(Rz)에 생기는 PN 접합이 존재하지 않기 때문에 소스·드레인 영역 하방에서의 접합 내압의 저하나 접합 용량의 증대를 억제할 수 있다.
또한, 도 6의 (b)에 도시된 바와 같은 게이트 전극(12)의 양단부근, 즉 소스·드레인 영역 근방에 두꺼운 제 3 게이트 산화막(8)이 존재하는 구조로 할 수 있으므로 GIDL(Gate Induced Drain Leakage current)를 저감할 수 있고, 저소비 전력화할 수 있다.
또, 상기 실시예에서는 도 5의 (a) 및 도 5의 (c)에 도시된 어느 공정에서도 제 1, 제 2 레지스트막(Pr21, Pr22)의 개구 영역이 모두 임계치 제어층의 상방만으로 하고 있지만, 제 1, 제 2 레지스트막(Pr21, Pr22)의 어느쪽 개구 영역도 임계치 제어층의 상방만일 필요는 없고, 양자 중 어느 한쪽의 개구 영역이 MOSFET의 임계치 제어층의 상방이라면 어느 영역에서 상술한 본 실시예 특유의 효과를 발휘할 수 있다.
( 제 3 실시예 )
다음으로, 제 3 실시예에 의한 반도체 장치의 제조방법에 대하여 설명하기로 한다. 도 7의 (a)-(e)는 제 3 실시예의 반도체 장치의 제조방법의 주요한 공정을 도시한 단면도이다. 또한, 도 8의 (a), (b)는 제 3 실시예의 제조방법에 의해 형성되는 박막 NMOSFET의 단면도이다.
도 7의 (a)-(e)에 도시된 공정은 기본적으로는 상기 제 1 실시예에서의 도 1의 (a)-(c) 및 도 2의 (a)-(c)에 도시된 공정이나, 제 2 실시예에서의 도 5의 (a)-(f)에 도시된 공정과 동일하다. 단, 본 실시예에서는 도 7의 (a)에 도시된 제 1 레지스트막(Pr31) 및 도 7의 (c)에 도시된 제 2 레지스트막(Pr32)의 개구 영역이 MOSFET 형성 영역 전체가 아니라 MOSFET의 채널 영역으로 되는 영역의 상방과 LOCOS막(2)의 단부 부근만인 점이 제 1, 제 2 실시예의 방법과 다르다.
도 8의 (a), (b)에 도시된 바와 같이, 본 실시예의 제조방법에 의해 형성되는 박막 NMOSFET에는 펀치스루 스토퍼, 채널 스토퍼로 되는 P-층(18)이 설정된다. 따라서, 상기 제 1 실시예의 효과와 같은 효과에 덧붙여, 소스·드레인 영역 하방에 P-층(18)이 존재하는 구조가 아니기 때문에, 도 8의 영역(Rz)에서의 소스·드레인 영역의 N+층(16)과 P-층(18) 사이에서의 접합 내압의 저하나, 접합 용량의 증대를 억제할 수 있다.
( 제 4 실시예 )
다음으로, 제 4 실시예에 의한 CMOSFET로서 기능하는 반도체 장치의 제조방법에 대하여 설명하기로 한다. 도 9의 (a)-(e)는 본 실시예의 반도체 장치의 제조 공정을 도시한 단면도이다.
본 실시예에 의한 반도체 장치에서는 상기 각 실시예와는 달리, 게이트 산화 막의 두께는 1종류뿐이고, Si 기판(1)상에는 NMOSFET 형성 영역(Rn)과, PMOSFET 형성 영역(Rp)이 설치된다.
우선, 도 9의 (a)에 도시된 공정에서, Si 기판(1)에 NMOSFET 형성 영역(Rn)과 PMOSFET 형성 영역(Rp)을 구획하는 LOCOS막(2)을 형성하고, NMOSFET 형성 영역(Rn)에는 P웰(3)을, PMOSFET 형성 영역(Rp)에는 N웰(4)을 각각 형성한다.P웰(3)과 N웰(4)은 기판 표면에 도입한 불순물의 확산에 의해 행하여지고 있다. 그 후, 산화 공정을 하여, Si 기판(1)의 표면 상에 보호 산화막(25)을 형성한다. 또, NMOSFET 형성 영역(Rn)의 상방만을 개구한 제 1 레지스트막(Pr41)을 형성하고, 이제 1 레지스트막(Pr41)을 마스크로 하여 NMOSFET 형성 영역(Rn)에 NMOSFET의 임계치 제어층(10)을 형성하기 위한 B+ 이온의 주입과, 펀치스루 스토퍼 또는 채널 스토퍼로 되는 P-층(18)을 형성하기 위한 B+ 이온의 주입을 주입 에너지 및 주입량을 바꾸어 행한다. 이 때, 동시에, 게이트 산화막 등의 특성에 악영향을 미치게 하는 혼입 불순물도 산화막 내에 도입된다.
다음으로, 도 9의 (b)에 도시된 공정에서, 제 1 레지스트막(Pr41)을 마스크로 하여 에칭을 행하고, NMOSFET 형성 영역(Rn)의 보호 산화막(25) 및 LOCOS막(2)의 표면 부근 부분을 제거한다. 이 공정에 의해, NMOSFET 형성 영역(Rn)에서의 보호 산화막(25) 및 LOCOS막(2)의 표면 부근에 존재하고 있는 혼입 불순물도 주위로 확산되기 전에 제거된다.
다음으로, 도 9의 (c)에 도시된 공정에서, 제 1 레지스트막(Pr41)을 제거한 후, PMOSFET 형성 영역(Rp)을 개구한 제 2 레지스트막(Pr42)을 형성하고, 제 2 레지스트막(Pr42)을 마스크로 하여 임계치 제어층(11)을 형성하기 위한 B+ 이온의 주입과, 펀치스루 스토퍼 또는 채널 스토퍼로 되는 N-층(19)을 형성하기 위한 P+ 이온의 주입을 행한다. 이 때, 동시에, 게이트 산화막 등의 특성에 악영향을 미치게 하는 혼입 불순물도 산화막 내에 도입된다.
다음으로, 도 9의 (d)에 도시된 공정에서, 제 2 레지스트막(Pr42)을 마스크로 하여 에칭을 행하고, PMOSFET 형성 영역(Rp)의 보호 산화막(25)을 제거한다. 이 공정에 의해, PMOSFET 형성 영역(Rp)에서의 보호 산화막(25) 및 LOCOS막(2)의 표면 부근에 존재하고 있는 혼입 불순물도 주위로 확산되기 전에 제거된다.
다음으로, 도 9의 (e)에 도시된 공정에서, 제 2 레지스트막(Pr42)을 제거한 후, 각 영역(Rn, Rp)에 게이트 산화막(27) 및 게이트 전극(12)을 형성하고, NMOSFET용 LDD(저농도 소스·드레인 영역)로 되는 N-층(17)을 형성하고, PMOSFET용 LDD로 되는 P-층(15)을 형성한 후, 각 게이트 전극(12)의 측면 상에 측벽(13)을 형성한다.
그 후, NMOSFET 형성 영역(Rn), PMOSFET 형성 영역(Rp)에 각각 소스·드레인 영역으로 되는 N+층(16), P+층(14)을 형성한다.
여기에서, 상기 도 9의 (a)에 도시된 공정에서, B+ 이온의 주입을 예를 들면 100keV 정도의 가속 에너지로 행함으로써, NMOSFET의 임계치 제어층(10)의 하방의 깊은 위치에 불순물 농도의 피크가 있는 P-층(18)을 형성할 수 있다. 즉, 이 P-층(18)이 NMOSFET의 단채널 효과를 억제하기 위한 펀치스루 스토퍼로서 기능한다. 또한, 도 9의 (a)에 도시된 공정에서의 B+ 이온의 주입을 예를 들면 150keV 정도의 가속 에너지로 행함으로써 LOCOS막(2)의 하단보다도 하방이 깊은 위치에 불순물 농도의 피크가 있는 P-층(18)을 형성할 수 있다. 즉, 이 P-층(18)이 LOCOS막(2)의 분리 기능을 높이기 위한 채널 스토퍼로서 기능한다. 또, 제 1 레지스트막(Pd1)을 이용하여, 가속 에너지를 3종류로 바꾼 3회의 이온 주입을 행하여, 임계치 제어층, 펀치스루 스토퍼 및 채널 스토퍼를 형성해도 된다.
또, PMOSFET 형성 영역(Rp)에서도, 도 9의 (c)에 도시된 공정에서의 P+ 이온의 주입을, 예를 들면 150keV 정도의 가속 에너지로 실시하면 N-층(19)이 PMOSFET의 단채널 효과를 억제하는 펀치스루 스토퍼가 되고, 예를 들면 300keV 정도의 가속 에너지로 실시하면 N-층(19)이 분리 기능을 높이기 위한 채널 스토퍼가 된다. 또, 제 2 레지스트막(Pr42)을 이용하여, 가속 에너지를 3종류로 바꾼 3회의 이온 주입을 행하여 임계치 제어층, 펀치스루 스토퍼 및 채널 스토퍼를 형성해도 된다.
본 실시예의 제조방법에 의하면, 일반적인 CMOSFET로서 기능하는 반도체 장치에 대해서도 상기 제 1 실시예와 같이, 양호한 게이트 산화막을 구비한 반도체 장치를 실현할 수 있다. 즉, 도 9의 (a)에 도시된 공정에서, NMOSFET 형성 영역(Rn)에서, 제 1 레지스트막(Pr41)을 마스크로 하여 임계치 제어층(10), 펀치스루 스토퍼 등을 형성하기 위한 B+ 이온의 주입을 할 때, B+ 이온 뿐만 아니라 게이트 산화막 등의 특성에 악영향을 미치게 하는 혼입 불순물도 주입되지만, 그 후, 곧 도 9의 (b)에 도시된 공정에서, 보호 산화막(25)을 제거하기 위한 에칭을 하고 있기 때문에 혼입 불순물도 주위에 확산되지 않고 제거된다. 즉, 상기 종래의 제조 방법과 같이 이온 주입 공정에서 도입된 혼입 불순물이 주위에 확산되는 것을 확실하게 방지할 수 있다. 마찬가지로, 도 9의 (c), (d)에 도시된 공정에서도 PMOSFET 형성 영역(Rp)에서의 이온 주입시에 도입되는 혼입 불순물이 주위에 확산되지 않는 중에 혼입 불순물을 제거할 수 있다. 그리고, 그 후, 도 9의 (e)에 도시된 공정에서 게이트 산화막(27)을 형성하면 불순물 이온 주입시에 동시에 도입된 혼입 불순물이 확산되지 않는 양호한 특성을 갖는 게이트 산화막을 얻을 수 있다.
또, 본 실시예에서는 각 웰(3, 4)이 이미 형성되어 있는 Si 기판(1) 위에 펀치스루 스토퍼, 채널 스토퍼, 임계치 제어층을 형성하도록 하고 있지만, 예를 들면 제 1 레지스트막(Pr41)을 마스크로 하여 고에너지로 B+ 이온 주입을 함으로써 P웰(3)을 형성하고, 제 2 레지스트막(Pr42)을 마스크로 하여 고에너지로 P+ 이온의 주입을 행함으로써 N웰(4)을 형성하도록 해도 된다.
( 제 5 실시예 )
다음으로, 제 5 실시예에 의한 CMOSFET로서 기능하는 반도체 장치의 제조방법에 대하여 설명하기로 한다. 도 10의 (a)-(d)는 본 실시예의 반도체 장치의 제조 공정을 도시한 단면도이다.
본 실시예에 의한 반도체 장치의 제조방법에 있어서는, N웰 및 P웰을 이온주입에 의해서 형성하도록 한 소위 리트로그레이드 웰의 제조방법에 본 발명을 적용하고 있다. 그리고, P웰 형성 영역을 NMOSFET 형성 영역(Rn)으로 하고, N웰 형성 영역을 PMOSFET 형성 영역(Rp)으로 한다.
우선, 도 10의 (a)에 도시된 공정에서, Si 기판(1)에 LOCOS막(2)을 형성한다. 그 후, 산화 공정을 행하여, Si 기판(1)의 표면 상에 보호 산화막(25)을 형성한다. 또, NMOSFET 형성 영역(Rn)의 상방만을 개구한 제 1 레지스트막(Pr51)을 형성하고, 이 제 1 레지스트막(Pr51)을 마스크로 하여 NMOSFET 형성 영역(Rn)에 P웰(3) 형성을 위한 B+ 이온의 주입을 행한다. 이 때, 주입 에너지는 400keV, 도즈량은 5×1012cm-2정도이다. 또, 제 1 레지스트막(Pr51)을 이용하여 NMOSFET의 임계치제어층(30)을 형성하기 위한 B+ 이온의 주입과, 펀치스루 스토퍼(31)를 형성하기 위한 B+ 이온의 주입(예를 들면 100keV 정도의 가속 에너지에 의한)과, 채널 스토퍼(32)를 형성하기 위한 B+ 이온의 주입(예를 들면 150keV 정도의 가속 에너지에 의한)을 주입 에너지 및 주입량을 바꾸어 행한다. 이 때, 동시에, 게이트 산화막 등의 특성에 악영향을 미치게 하는 혼입 불순물도 산화막 내에 도입된다.
다음으로, 도 10의 (b)에 도시된 공정에서, 제 1 레지스트막(Pr51)을 마스크로 하여 에칭을 행하고, NMOSFET 형성 영역(Rn)의 보호 산화막(25) 및 LOCOS막(2)의 표면 부근의 부분을 제거한다. 이 공정에 의해, NMOSFET 형성 영역(Rn)에서의 보호 산화막(25) 및 LOCOS막(2)의 표면 부근에 존재하고 있는 혼입 불순물도 주위에 확산되기 전에 제거된다.
다음으로, 도 10의 (c)에 도시된 공정에서, 제 1 레지스트막(Pr51)을 제거한 후, PMOSFET 형성 영역(Rp)을 개구한 제 2 레지스트막(Pr52)을 형성하고, 제 2 레지스트막(Pr52)을 마스크로 하여 N웰(4) 형성을 위한 P+ 이온의 주입을 행한다. 이 때, 주입 에너지는 800keV, 도즈량은 1×1013cm-2정도이다. 또, 제 2 레지스트막(Pr52)을 이용하여, 임계치 제어층(33)을 형성하기 위한 B+ 이온의 주입과, 펀치스루 스토퍼(34)를 형성하기 위한 p+ 이온의 주입(예를 들면 150keV 정도의 가속에너지에 의한)과, 채널 스토퍼(35)를 형성하기 위한 P+ 이온의 주입(예를 들면 300keV 정도의 가속 에너지에 의한)을 행한다. 이 때, 동시에, 게이트 산화막 등의 특성에 악영향을 미치게 하는 혼입 불순물도 산화막 내에 도입된다.
다음으로, 도 10의 (d)에 도시된 공정에서, 제 2 레지스트막(Pr52)을 마스크로 하여 에칭을 행하고, PMOSFET 형성 영역(Rp)의 보호 산화막(25)을 제거한다. 이 공정에 의해, PMOSFET 형성 영역(Rp)에서의 보호 산화막(25) 및 LOCOS막(2)의 표면 부근에 존재하고 있는 혼입 불순물도 주위에 확산되기 전에 제거된다.
그 후의 공정의 도시는 생략하지만, NMOSFET 형성 영역(Rn) 및 PMOSFET 형성 영역에 게이트 산화막, 게이트 전극, 소스·드레인 영역 등을 형성함으로서 NMOSFET, PMOSFET를 각각 형성할 수 있다. 그 때, 형성되는 게이트 산화막에는 이온 주입시에 도입된 혼입물은 거의 확산되지 않는다.
본 실시예의 제조방법에 의하면, 불순물 이온의 주입에 의해 리트로그레이드 웰을 형성할 때, NMOSFET 형성 영역(Rn)에서 제 1 레지스트막(Pr51)을 마스크로 하여 P웰(3) 형성용 등의 B+ 이온의 주입을 할 때, B+ 이온 뿐만 아니라 게이트 산화막 등의 특성에 악영향을 미치게 하는 혼입 불순물도 주입되지만, 그 후, 곧 도 10의 (b)에 도시된 공정에서, 보호 산화막(25)을 제거하기 위한 에칭을 행하고 있기 때문에 혼입 불순물도 주위로 확산되지 않고 제거된다. 마찬가지로, 도 10의 (c), (d)에 도시된 공정에서도, PMOSFET 형성 영역(Rp)에서의 이온 주입시에 도입되는 혼입 불순물이 주위에 확산되지 않은 중에 혼입 불순물을 제거할 수 있다. 즉, 상기 종래의 제조방법과 같이 이온 주입 공정에서 도입된 혼입 불순물이 주위로 확산되는 것을 확실하게 방지할 수 있다. 그 후, Si 기판(1) 위에 게이트 산화막을 형성하면 불순물 이온 주입시에 동시에 도입된 혼입 불순물이 확산되지 않는 양호한 특성을 갖는 게이트 산화막을 얻을 수 있다. 즉, 양호한 게이트 산화막을 구비한각종 반도체 장치를 실현할 수 있다.
또, 본 실시예에서는 각 웰의 형성을 위해 이용하는 것과 공통된 레지스트막을 마스크로 하여 임계치 제어층(30, 33)이나, 펀치스루 스토퍼(31, 34), 채널 스토퍼(32, 35)를 형성하였지만, 이들은 반드시 형성할 필요는 없고, 단순히 P웰(3), N웰(4)만을 형성하는 경우에도, 본 발명의 효과를 효율적으로 발휘할 수 있다.
또, 본 실시예의 제조방법에 의해 P웰(3), N웰(4) 만을 형성한 간격, 그 후, 도 1의 (a)-(c) 및 도 2의 (a)-(c)의 공정을 행하도록 해도 된다. 그 경우에는 NMOSFET 형성 영역(Rn) 및 PMOSFET 형성 영역(Rp)으로서, LOCOS 분리로 둘러싸이는 영역을 2개씩 포함하도록 하면 된다.
상술한 바와 같이, 본 발명의 제 1 반도체 장치의 제조방법에 의하면, 제 1 도전형 MISFET와 제 2 도전형 MISFET으로 이루어지는 반도체 장치의 제조방법으로서, 레지스트막을 마스크로 하여 절연막의 상방으로부터 첨가 불순물 이온을 주입한 후에는, 당해 레지스트막을 마스크로 하는 에칭에 의해 그 절연막을 제거하고 나서 레지스트막을 제거하도록 하였기 때문에, 첨가 불순물 이온의 주입에 따라 도입되는 혼입 불순물이 각 MISFET의 게이트 절연막 중에 침입하는 것을 확실하게 방지할 수 있고, 따라서 신뢰성 수명 등의 특성이 개선된 게이트 절연막을 갖는 반도체 장치의 제조를 도모할 수 있다.
본 발명의 제 2 반도체 장치의 제조방법에 의하면, 상이한 게이트 내압 특성을 갖는 2종류의 NMISFET 및 PMISFET를 구비한 반도체 장치의 제조방법으로서, 2개의 저전압용 MISFET 중 적어도 어느 한쪽의 MISFET 형성 영역에서, 레지스트막을 마스크로 하여 절연막의 상방으로부터 첨가 불순물 이온을 주입한 후에는, 당해 레지스트막을 마스크로 하는 에칭에 의해 그 절연막을 제거하고 나서 레지스트막을 제거하도록 하였기 때문에, 공정의 간략화를 도모하면서 첨가 불순물 이온의 주입에 따라 도입되는 혼입 불순물이 각 MISFET의 게이트 절연막 중에 침입하는 것을 확실하게 방지할 수 있다.
본 발명의 반도체 장치에 의하면 상이한 게이트 내압 특성을 갖는 2종류의 NMISFET 및 PMISFET를 구비한 반도체 장치로서, 저전압용 MISFET의 게이트 전극하방에서의 게이트 절연막의 단부의 두께를 중앙부의 두께보다 크게 하였기 때문에 GIDL의 저감을 도모할 수 있다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (32)
- 제 1도전형 MISFET와 제 2 도전형 MISFET으로 이루어지는 반도체 장치의 제조방법에 있어서,반도체 영역을 갖는 기판 상에 상기 반도체 영역을 제 1 도전형 MISFET 형성 영역과 제 2 도전형 MISFET 형성 영역으로 구획하는 소자 분리용 절연막을 형성하는 제 1 공정과,상기 반도체 기판의 표면상에 보호절연막을 형성하는 제 2 공정과,상기 보호절연막 위에 상기 제 1 도전형 MISFET 형성 영역의 상방을 개구한 제 1 레지스트막을 형성하는 제 3 공정과,상기 제 1 레지스트막을 마스크로 하여 상기 보호절연막의 상방으로부터 상기 반도체 기판 내에 적어도 1회의 첨가 불순물 이온을 주입하는 제 4 공정과,상기 제 1 레지스트막을 마스크로 하여 상기 보호절연막 중 상기 제 1 레지스트 마스크의 개구 내에 노출되는 부분이 제거될 때까지 에칭을 행하는 제 5 공정과,상기 제 1 레지스트막을 제거하는 제 6 공정과,상기 제 6 공정후, 기판 상에 상기 제 2 도전형 MISFET 형성 영역의 상방을 개구한 제 2 레지스트막을 형성하는 제 7 공정과,상기 제 2 레지스트막을 마스크로 하여 상기 보호절연막의 상방으로부터 상기 반도체 기판 내에 적어도 1회의 첨가 불순물 이온을 주입하는 제 8 공정과,상기 제 2 레지스트막을 마스크로 하여 상기 제 2 레지스트막의 개구 내에 노출되는 상기 보호절연막이 제거될 때까지 에칭을 행하는 제 9 공정과,상기 제 9 공정후, 상기 제 2 레지스트막을 제거하는 제 10 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은 웰을 형성하기 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항 또는 제 2항에 있어서,상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은 임계치를 제어하기 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은, 펀치스루 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서,상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은, 펀치스루 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은, 채널 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서,상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은, 채널 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 4 항에 있어서,상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은, 채널 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 10 공정후, 상기 반도체 기판 위에 게이트 절연막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서,상기 제 10 공정후, 상기 반도체 기판 위에 게이트 절연막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 4 항에 있어서,상기 제 10 공정후, 상기 반도체 기판 위에 게이트 절연막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 6 항에 있어서,상기 제 10 공정후, 상기 반도체 기판 위에 게이트 절연막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 저전압용 제 1 도전형 MISFET, 저전압용 제 2 도전형 MISFET, 고전압용 제 1 도전형 MISFET 및 고전압용 제 2 도전형 MISFET으로 이루어지는 반도체 장치의 제조방법에 있어서,반도체 영역을 갖는 기판 상에, 상기 반도체 영역을 저전압용 제 1 도전형MISFET 형성 영역과, 저전압용 제 2 도전형 MISFET 형성 영역과, 고전압용 제 1 도전형 MISFET 형성 영역과, 고전압용 제 2 도전형 MISFET 형성 영역으로 구획하는 소자 분리용 절연막을 형성하는 제 1 공정과,상기 반도체 기판의 표면 상에 제 1 게이트 절연막을 형성하는 제 2 공정과,상기 제 1 게이트 절연막 위에 상기 저전압용 제 1 도전형 MISFET 형성 영역의 적어도 채널 영역의 일부를 포함하는 영역의 상방을 개구한 제 1 레지스트막을 형성하는 제 3 공정과,상기 제 1 레지스트막을 마스크로 하여 상기 제 1 게이트 절연막의 상방으로부터 상기 반도체 기판 내에 적어도 1회의 첨가 불순물 이온을 주입하는 제 4 공정과,상기 제 1 레지스트막을 마스크로 하여 상기 제 1 게이트 절연막 중 상기 제 1 레지스트 마스크의 개구 내에 노출되어 있는 부분이 제거될 때까지 에칭을 행하는 제 5 공정과,상기 제 1 레지스트막을 제거하는 제 6 공정과,상기 제 6 공정 후, 기판 상에 상기 저전압용 제 2 도전형 MISFET 형성 영역의 적어도 채널 영역 일부를 포함하는 영역의 상방을 개구한 제 2 레지스트막을 형성하는 제 7 공정과,상기 제 2 레지스트막을 마스크로 하여 상기 제 1 게이트 절연막의 상방으로 부터 상기 반도체 기판 내에 적어도 1회의 첨가 불순물 이온을 주입하는 제 8 공정과,상기 제 2 레지스트막을 마스크로 하여 상기 제 1 게이트 절연막 중 상기 제 1 레지스트 마스크의 개구 내에 노출되는 부분이 제거될 때까지 에칭을 행하는 제 9 공정과,상기 제 2 레지스트막을 제거한 후, 기판 상에 제 2 게이트 절연막을 형성하는 제 10 공정과,상기 각 MISFET 형성 영역의 각 게이트 절연막 위에 게이트 전극을 형성하는 제 11 공정과,상기 각 MISFET 형성 영역에서, 상기 각 게이트 전극을 끼우는 상기 반도체 영역 내의 1쌍의 영역에 소스·드레인 영역을 형성하는 제 12 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 13 항에 있어서,상기 제 1 또는 제 2 레지스트막 중 적어도 어느 한쪽의 레지스트막의 개구 영역이 게이트 전극 형성 영역만인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 13 항에 있어서,상기 제 1 또는 제 2 레지스트막 중 적어도 어느 한쪽의 레지스트막의 개구 영역이 상기 MISFET의 소스·드레인 영역 및 소자분리 절연막의 단부를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 13 항에 있어서,상기 제 1 또는 제 2 레지스트막 중 적어도 어느 한쪽의 레지스트막의 개구 영역이 당해 MISFET의 채널 영역 및 소자 분리용 절연막의 단부만인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은, 임계치 전압을 제어하기 위한 제 1 첨가 불순물 이온의 주입과, 상기 제 1 첨가 불순물 이온의 주입보다 높은 주입 에너지에 의한 적어도 1회의 제 2 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17 항에 있어서,상기 제 2 첨가 불순물 이온의 주입은, 웰 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17 항에 있어서,상기 제 2 첨가 불순물 이온의 주입은, 펀치스루 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 18 항에 있어서,상기 제 2 첨가 불순물 이온의 주입은, 펀치스루 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17 항에 있어서,상기 제 2 첨가 불순물 이온의 주입은, 채널 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 18 항에 있어서,상기 제 2 첨가 불순물 이온의 주입은, 채널 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17 항에 있어서,상기 제 1 도전형은 N형이고,상기 제 2 도전형은 P형이며,상기 제 4 공정에서는 상이한 가속 에너지 및 도즈량으로 2회의 P형 첨가 불순물 이온을 주입하고,상기 제 8 공정에서는, N형 불순물 이온의 주입과 P형 불순물 이온의 주입을 각각 1회씩 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 18항에 있어서,상기 제 1 도전형은 N형이고,상기 제 2 도전형은 P형이며,상기 제 4 공정에서는 상이한 가속 에너지 및 도즈량으로 2회의 P형 첨가 불순물 이온을 주입하고,상기 제 8 공정에서는, N형 불순물 이온의 주입과 P형 불순물 이온의 주입을 각각 1회씩 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 제 4 및 제 8 공정 중 적어도 어느 한쪽 공정에서의 상기 첨가 불순물 이온의 주입은, 채널 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 제 10 공정후, 상기 반도체 기판 위에 게이트 절연막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 7 항에 있어서,상기 제 10 공정후, 상기 반도체 기판 위에 게이트 절연막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 8 항에 있어서,상기 제 10 공정후, 상기 반도체 기판 위에 게이트 절연막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 19 항에 있어서,상기 제 2 첨가 불순물 이온의 주입은, 채널 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 20 항에 있어서,상기 제 2 첨가 불순물 이온의 주입은, 채널 스토퍼 형성을 위한 첨가 불순물 이온의 주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 19 항에 있어서,상기 제 1 도전형은 N형이고,상기 제 2 도전형은 P형이며,상기 제 4 공정에서는 상이한 가속 에너지 및 도즈량으로 2회의 P형 첨가 불순물 이온을 주입하고,상기 제 8 공정에서는, N형 불순물 이온의 주입과 P형 불순물 이온의 주입을 각각 1회씩 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 20 항에 있어서,상기 제 1 도전형은 N형이고,상기 제 2 도전형은 P형이며,상기 제 4 공정에서는 상이한 가속 에너지 및 도즈량으로 2회의 P형 첨가 불순물 이온을 주입하고,상기 제 8 공정에서는, N형 불순물 이온의 주입과 P형 불순물 이온의 주입을 각각 1회씩 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7682497 | 1997-03-28 | ||
| JP???9-076824 | 1997-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980080793A KR19980080793A (ko) | 1998-11-25 |
| KR100427570B1 true KR100427570B1 (ko) | 2004-10-14 |
Family
ID=13616438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0010771A KR100427570B1 (ko) | 1997-03-28 | 1998-03-27 | 반도체장치및그제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6165825A (ko) |
| JP (1) | JP3262752B2 (ko) |
| KR (1) | KR100427570B1 (ko) |
| TW (1) | TW382816B (ko) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413824B1 (en) * | 1999-06-11 | 2002-07-02 | Texas Instruments Incorporated | Method to partially or completely suppress pocket implant in selective circuit elements with no additional mask in a cmos flow where separate masking steps are used for the drain extension implants for the low voltage and high voltage transistors |
| US6297082B1 (en) * | 1999-08-25 | 2001-10-02 | United Microelectronics Corp. | Method of fabricating a MOS transistor with local channel ion implantation regions |
| JP4501183B2 (ja) * | 1999-09-14 | 2010-07-14 | 株式会社デンソー | 半導体装置の製造方法 |
| US6303479B1 (en) * | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
| KR100326812B1 (ko) * | 1999-12-28 | 2002-03-04 | 박종섭 | 반도체 소자의 제조방법 |
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- 1998-03-17 JP JP06661598A patent/JP3262752B2/ja not_active Expired - Fee Related
- 1998-03-19 TW TW087104121A patent/TW382816B/zh active
- 1998-03-25 US US09/047,353 patent/US6165825A/en not_active Expired - Lifetime
- 1998-03-27 KR KR10-1998-0010771A patent/KR100427570B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| US6165825A (en) | 2000-12-26 |
| TW382816B (en) | 2000-02-21 |
| JPH10326838A (ja) | 1998-12-08 |
| KR19980080793A (ko) | 1998-11-25 |
| JP3262752B2 (ja) | 2002-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
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