JPS61226968A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS61226968A JPS61226968A JP6781185A JP6781185A JPS61226968A JP S61226968 A JPS61226968 A JP S61226968A JP 6781185 A JP6781185 A JP 6781185A JP 6781185 A JP6781185 A JP 6781185A JP S61226968 A JPS61226968 A JP S61226968A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭ ＯＳ型半導体装］Ｎの製造方法に関するも
ので特に高集積度のＭＯ８Ｏ８型半導体装置造方法に使
用されるものである。
ので特に高集積度のＭＯ８Ｏ８型半導体装置造方法に使
用されるものである。
（発明の技術的背Ｈどその問題点）
微細なＭ ＯＳ ’ｌ’１半導｛４装首においては空乏
層がドレイン、ソース間でつながったパンチスルーや実
効ヂャネル長が知くなることによりしぎい値電圧ＶＴ１
１が低下するショートデシネル効果を防止するために種
々の方法が採用される。
層がドレイン、ソース間でつながったパンチスルーや実
効ヂャネル長が知くなることによりしぎい値電圧ＶＴ１
１が低下するショートデシネル効果を防止するために種
々の方法が採用される。
その１つとしてトランジスタの導電型ど逆導電型の不純
物をチャネル領域に深くイオン注入する方法があり、逆
導電型不純物拡散領域がドレイン空乏層の拡張をｍ ＋
ｌ二Ｍることによりバンプスルー等を防止する′ｂので
ある。この方法では基板８度の変化に、にり特性の変化
が生じ（りるという問題がある。
物をチャネル領域に深くイオン注入する方法があり、逆
導電型不純物拡散領域がドレイン空乏層の拡張をｍ ＋
ｌ二Ｍることによりバンプスルー等を防止する′ｂので
ある。この方法では基板８度の変化に、にり特性の変化
が生じ（りるという問題がある。
これを解決するため、Ｄ Ｉ −Ｌ Ｄ Ｄ （口ｏｕ
ｂｌｅＩｎｐｌａｎｔｅｄ ｌｉｇｈ口ｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）ど称される構造が開発されており、これ
は例えばＩＥＥＥの技術誌ＩＥＤＭ １９８２年、７
１８〜７２１頁に記載されているものである。これは第
４図にその断面構成が示されており、ｎチャネルＭＯ８
ｔ−ランジスタにおいてはｐ型シリ：１ン基板１のフィ
ールド酸化膜６で囲まれた素子形成領域内の基板上にゲ
ート電極２ Ｊ３ にびその両側の基板内にソース、ド
レイン領域となるｎ型不純物高濃度拡散（ｎ＋）領域３
を形成するど共にこれらのチャネルに面した部分にゲー
ト電極をマスクとして深い部分にＰ型不純物拡散領域５
を、浅い部分にソース、トレイン領域よりは低濶石のｎ
型不純物拡散領域４を設置ノるようにしたものであり、
ｐポケットと称される］ニ記ｐ型不純物拡散領ｈｉ５が
空乏層の拡張を抑制Ｊるため基板濃度を低く維持したま
までパンデスルーやショートチャネル効果を防１１：り
るものである。
ｂｌｅＩｎｐｌａｎｔｅｄ ｌｉｇｈ口ｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）ど称される構造が開発されており、これ
は例えばＩＥＥＥの技術誌ＩＥＤＭ １９８２年、７
１８〜７２１頁に記載されているものである。これは第
４図にその断面構成が示されており、ｎチャネルＭＯ８
ｔ−ランジスタにおいてはｐ型シリ：１ン基板１のフィ
ールド酸化膜６で囲まれた素子形成領域内の基板上にゲ
ート電極２ Ｊ３ にびその両側の基板内にソース、ド
レイン領域となるｎ型不純物高濃度拡散（ｎ＋）領域３
を形成するど共にこれらのチャネルに面した部分にゲー
ト電極をマスクとして深い部分にＰ型不純物拡散領域５
を、浅い部分にソース、トレイン領域よりは低濶石のｎ
型不純物拡散領域４を設置ノるようにしたものであり、
ｐポケットと称される］ニ記ｐ型不純物拡散領ｈｉ５が
空乏層の拡張を抑制Ｊるため基板濃度を低く維持したま
までパンデスルーやショートチャネル効果を防１１：り
るものである。
このｌ）Ｉ−ＬＤＤ４Ｍ＠による半導体０冒を製造づる
場合にはゲート電極２を形成した後、これをマスクとし
てｐボケッ１〜５を形成するためのホウ素イＡンど浅い
ｎ型拡ｒＩｉ領域４を形成するためのリンまたはヒ素イ
Ａンの双方を同時にイオン注入し、その後ゲート２の周
囲に絶縁膜７をゲート幅を増加させた上でソース、ドレ
イン形成領域にｎ型不純物を高濃度拡散するＪ：うにし
ている。
場合にはゲート電極２を形成した後、これをマスクとし
てｐボケッ１〜５を形成するためのホウ素イＡンど浅い
ｎ型拡ｒＩｉ領域４を形成するためのリンまたはヒ素イ
Ａンの双方を同時にイオン注入し、その後ゲート２の周
囲に絶縁膜７をゲート幅を増加させた上でソース、ドレ
イン形成領域にｎ型不純物を高濃度拡散するＪ：うにし
ている。
しかしながら、このようなりＩ−ＩＤＤ法においても種
々の欠点がある。
々の欠点がある。
まず、ＤＩ−ＬＤＤＩ造ではρポケット５は浅いｎ型領
域４の下部に形成されているにすぎむいため、ソースド
レイン間のパンチスルーやシ」−トチャネル効果がゲー
ト２からやや離れた深いｎ］−領域３で発生し得る条伺
のとぎは有効に防止できるが、ゲート２に近い浅いｎ型
領域で発生し得る条件のときは有効な防止手段とは成ら
ない。
域４の下部に形成されているにすぎむいため、ソースド
レイン間のパンチスルーやシ」−トチャネル効果がゲー
ト２からやや離れた深いｎ］−領域３で発生し得る条伺
のとぎは有効に防止できるが、ゲート２に近い浅いｎ型
領域で発生し得る条件のときは有効な防止手段とは成ら
ない。
一方、浅いｎ型領域４の深さが０．１μ程度と浅い場合
には、パンデスルー等の防ＩＦ効果は大きい。
には、パンデスルー等の防ＩＦ効果は大きい。
しかし、ｎ型領域４が浅いとその部分の寄生抵抗が大き
くなり、電流駆動能力が減少して回路のスピード低下等
の性能の低下が見られ、また、ドレインチャネル間の電
界集中によって電子とシリコン原子が衝突し、シリコン
原子中の電子がはじき飛ばされてキＩ７リアとなってし
まう、いわゆるインパクトアイオニゼーションが不純物
プロファイルの急峻に起因して生じる。
くなり、電流駆動能力が減少して回路のスピード低下等
の性能の低下が見られ、また、ドレインチャネル間の電
界集中によって電子とシリコン原子が衝突し、シリコン
原子中の電子がはじき飛ばされてキＩ７リアとなってし
まう、いわゆるインパクトアイオニゼーションが不純物
プロファイルの急峻に起因して生じる。
このため寄生抵抗を小さくし緩やかな不純物プロファイ
ルをもたせるために浅いｎ型領域形成の際にリンを用い
である程痩深く注入するようにしているが、その深さが
０．２μｍ以上になると前述のようにパンチスルー等は
浅いｎ型領域で発生するようになり防止効果が１−分で
はなくなる。
ルをもたせるために浅いｎ型領域形成の際にリンを用い
である程痩深く注入するようにしているが、その深さが
０．２μｍ以上になると前述のようにパンチスルー等は
浅いｎ型領域で発生するようになり防止効果が１−分で
はなくなる。
これを解決するため、ｐポケット５を形成するだめのホ
ウ素イＡ−ンの注入後熱処理を行い、続いて浅いｎ ！
ｌ’、！ ｆＦ４域４を形成ＪるＩζ：めのｎ型不純物
イオンを注入覆るようにしてｐポケット領域５をチャネ
ル内部にまで拡散させることも考えられるが、工程増を
招くばかりでなく、素子のｍＳ化に伴って加熱プロセス
の加熱温度が低温化している状況からＩ；Ｌ−１分な効
果は期待できない。また、０ＭＯ８型の半導体装置に上
述のＤＩ−１−ＤＤＩ造を適用する場合にはｐポケット
および浅いｎ型形成のための不純物イオン注入はレジス
トマスクを使用して行なわれるため、熱処理を行うため
にレジスト剥離とレジストの再パターニングが必要どな
り、工程増を招き、コストを上昇さゼるという欠点があ
る。
ウ素イＡ−ンの注入後熱処理を行い、続いて浅いｎ ！
ｌ’、！ ｆＦ４域４を形成ＪるＩζ：めのｎ型不純物
イオンを注入覆るようにしてｐポケット領域５をチャネ
ル内部にまで拡散させることも考えられるが、工程増を
招くばかりでなく、素子のｍＳ化に伴って加熱プロセス
の加熱温度が低温化している状況からＩ；Ｌ−１分な効
果は期待できない。また、０ＭＯ８型の半導体装置に上
述のＤＩ−１−ＤＤＩ造を適用する場合にはｐポケット
および浅いｎ型形成のための不純物イオン注入はレジス
トマスクを使用して行なわれるため、熱処理を行うため
にレジスト剥離とレジストの再パターニングが必要どな
り、工程増を招き、コストを上昇さゼるという欠点があ
る。
本発明はこのにうな従来技術の問題を解決するためなさ
れたもので、熱処理等の工程増を伴うことなくパンチス
ルーやジョートチ１？ネル効果を防止できる半導体装置
の製造方法を提供することを目的とする。
れたもので、熱処理等の工程増を伴うことなくパンチス
ルーやジョートチ１？ネル効果を防止できる半導体装置
の製造方法を提供することを目的とする。
上記目的達成のため、本発明においては一導電型の半導
体基板上の素子形成領域にゲート電極を形成する工程ど
、このゲート電極をマスクとして素子形成領域の基板内
に逆導電型不純物を半導体基板に対して第１の角度で注
入し逆導電型不純物拡散領域を形成する工程ど、グー］
・電極をマスクとして素子形成領域の基板内に一導電型
不純物を半導体基板に対して第１の角度より小ざい第２
０角瓜で注入し、逆導電型不純物拡散領域よりも拡散深
さの深い一導電型不純物拡散領域を形成する工程と、ゲ
ート電極近傍を除いた素子形成領域の前記半導体基板内
に逆導電型高温度不純物拡散領域を形成する工程と、を
備え、また他の本発明においては不純物注入工程に先立
って素子形成領域をエツチングして当初の基板面よりも
陥没した基板面とゲート電極下方に傾斜壁を形成する工
程をさらに含むようにしている。
体基板上の素子形成領域にゲート電極を形成する工程ど
、このゲート電極をマスクとして素子形成領域の基板内
に逆導電型不純物を半導体基板に対して第１の角度で注
入し逆導電型不純物拡散領域を形成する工程ど、グー］
・電極をマスクとして素子形成領域の基板内に一導電型
不純物を半導体基板に対して第１の角度より小ざい第２
０角瓜で注入し、逆導電型不純物拡散領域よりも拡散深
さの深い一導電型不純物拡散領域を形成する工程と、ゲ
ート電極近傍を除いた素子形成領域の前記半導体基板内
に逆導電型高温度不純物拡散領域を形成する工程と、を
備え、また他の本発明においては不純物注入工程に先立
って素子形成領域をエツチングして当初の基板面よりも
陥没した基板面とゲート電極下方に傾斜壁を形成する工
程をさらに含むようにしている。
この結果、本発明により製造された半導体装置では安定
したポケットが形成され、パンチスルーおよびショー１
〜ブＶネル効宋の発生を有効に防１１−することができ
る。
したポケットが形成され、パンチスルーおよびショー１
〜ブＶネル効宋の発生を有効に防１１−することができ
る。
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
ｎチャネルＭＯ３型タランジスタを形成する場合を例に
とって説明すると、比抵抗１０Ω・ｃＩｌｌのｐ型シリ
コン基板１１を１０００℃の水素（１−１２）および酸
素（０２）の混合雰囲気中で酸化して厚さ８０００Ａの
素子間分離用酸化ｉ！１２を形成し、素子形成領域の素
子間分離用酸化膜を、パターニングしたフォトレジスト
をマスクとしてエツチングすると素子形成領域の基板面
が露出した状態となる（第１図（ａ））。続いて熱酸化
により素子形成領域の基板」：にゲート酸化膜１３を形
成し、全面に多結晶シリコンをＣＶＤ法により厚さ３０
００八に珀積する。これにリンをイオン注入、拡散して
低抵抗ｎ形多結晶シリコン層とし、パターニングするこ
とによりゲート電極１４を得る。
とって説明すると、比抵抗１０Ω・ｃＩｌｌのｐ型シリ
コン基板１１を１０００℃の水素（１−１２）および酸
素（０２）の混合雰囲気中で酸化して厚さ８０００Ａの
素子間分離用酸化ｉ！１２を形成し、素子形成領域の素
子間分離用酸化膜を、パターニングしたフォトレジスト
をマスクとしてエツチングすると素子形成領域の基板面
が露出した状態となる（第１図（ａ））。続いて熱酸化
により素子形成領域の基板」：にゲート酸化膜１３を形
成し、全面に多結晶シリコンをＣＶＤ法により厚さ３０
００八に珀積する。これにリンをイオン注入、拡散して
低抵抗ｎ形多結晶シリコン層とし、パターニングするこ
とによりゲート電極１４を得る。
次にこのゲート電極をマスクとしてソース、トレイン領
域のゲート酸化膜１３をフッ化水素（＋−Ｉ Ｆ ）水
溶液でエツチング除去しく第１図（Ｃ））、７５０℃の
水酸、酸素混合雰囲気中で７０分間酸化を行うと、基板
面上には厚さ２００人のシリコン酸化１！１５が多結晶
シリコン層１２十には厚さ１５００人のシリコン酸化膜
１６が形成される（第１図（ｂ））。
域のゲート酸化膜１３をフッ化水素（＋−Ｉ Ｆ ）水
溶液でエツチング除去しく第１図（Ｃ））、７５０℃の
水酸、酸素混合雰囲気中で７０分間酸化を行うと、基板
面上には厚さ２００人のシリコン酸化１！１５が多結晶
シリコン層１２十には厚さ１５００人のシリコン酸化膜
１６が形成される（第１図（ｂ））。
次にフレオン系ガスを用いて反応１１イＡンエツチング
（ＲＩＥ）を行うと、基板面上のシリコン酸化膜は完全
に除去され、ソース、トレイン形成領域の基板表面が露
出する（第１図（ｅ））。
（ＲＩＥ）を行うと、基板面上のシリコン酸化膜は完全
に除去され、ソース、トレイン形成領域の基板表面が露
出する（第１図（ｅ））。
続いて水酸化カリウム（Ｋ ＯＨ）水溶液どイソプロピ
ルアル：１−ルの混合液中で基板面を１ツブングすると
シリコン基板面は異方竹二１−ツヂングされ、ゲート１
４およびフィールド酸化膜１２の境界部にテーパを有し
、かつ当初の基板面よりも陥没した陥没部１７が得られ
る（第２図（ｒ））。
ルアル：１−ルの混合液中で基板面を１ツブングすると
シリコン基板面は異方竹二１−ツヂングされ、ゲート１
４およびフィールド酸化膜１２の境界部にテーパを有し
、かつ当初の基板面よりも陥没した陥没部１７が得られ
る（第２図（ｒ））。
次にグー１〜１４およびフィールド酸化膜１２をマスク
としてリン（Ｐ）イオンを加速型１１２０ ＫｅＶで注
入し、【１領域１８を形成する（第１図（０））、、続
い（グー１〜電ｉｉｉ ｉ ／Ｉをマスクどし−Ｃホウ
素（１１）イΔンを人ｑ・１角３０°、加速電圧３０
ＫｃＶで？１入り−るど入用の正面に不純物が注入され
、特に第１図（ｈｌに示すＪ、うにゲート１４下のブＩ
！ネル形成領域の右側側壁にはｎ領域１８よりも内側に
１）領域が形成される（第１図（ｈ） ）。
としてリン（Ｐ）イオンを加速型１１２０ ＫｅＶで注
入し、【１領域１８を形成する（第１図（０））、、続
い（グー１〜電ｉｉｉ ｉ ／Ｉをマスクどし−Ｃホウ
素（１１）イΔンを人ｑ・１角３０°、加速電圧３０
ＫｃＶで？１入り−るど入用の正面に不純物が注入され
、特に第１図（ｈｌに示すＪ、うにゲート１４下のブＩ
！ネル形成領域の右側側壁にはｎ領域１８よりも内側に
１）領域が形成される（第１図（ｈ） ）。
同様の傾斜イオン２１人を反対側からも行うどｎ領域１
Ｅ３のづべての側面および土面を取囲む形でｎ領域１９
ＦｉおＪ、び１９ｂが形成される（第１図（ｉ））、
。
Ｅ３のづべての側面および土面を取囲む形でｎ領域１９
ＦｉおＪ、び１９ｂが形成される（第１図（ｉ））、
。
次に７ＡＩ−１ノジス１〜２０をパターニングしてゲー
ト１／ｌの周囲に形成し、これをマスクとしてヒ素（Ａ
、）イＡンを高淵疫に注入覆るとソース、ドレインとな
るｒｌ 領域２１が形成される（第１図（１））。
ト１／ｌの周囲に形成し、これをマスクとしてヒ素（Ａ
、）イＡンを高淵疫に注入覆るとソース、ドレインとな
るｒｌ 領域２１が形成される（第１図（１））。
最後にシリ−１ン酸化膜２２をＯＶ Ｄ法で全面に１１
１積りる（第１図（１１）。ゲート、ソース、ドレイン
の各領域の所定の場所に］ンタク１へ孔をＲｌ ｌｉ−
法等で形成１ノ、アルミニラ１１を蒸着しｌこれをパタ
ーニング１れば「１ブｌｌネルＭＯ８型半導装置が完成
づ−る。
１積りる（第１図（１１）。ゲート、ソース、ドレイン
の各領域の所定の場所に］ンタク１へ孔をＲｌ ｌｉ−
法等で形成１ノ、アルミニラ１１を蒸着しｌこれをパタ
ーニング１れば「１ブｌｌネルＭＯ８型半導装置が完成
づ−る。
第２図は上述の第１図（ｈ）にお（）る不純物ブ【］フ
ァイルの石組を示した拡大断面図であ−）で、同図にＪ
：れば、グー１〜電極１４下方の異方１Ｑ■ツヂングに
より形成された傾斜壁にお【ノる拡散は、基板面に対し
て垂直に注入されたｎ型不純物拡散Ｊ：りも傾斜しで注
入されたｐ形不純物拡散の方が深くなっており、この拡
散領域が後にｐポケットどなるため、チャネルの深さい
かんにかかわらずパンチスルーやシ」−１〜ヂＶネル効
果を有効に防止することになる。
ァイルの石組を示した拡大断面図であ−）で、同図にＪ
：れば、グー１〜電極１４下方の異方１Ｑ■ツヂングに
より形成された傾斜壁にお【ノる拡散は、基板面に対し
て垂直に注入されたｎ型不純物拡散Ｊ：りも傾斜しで注
入されたｐ形不純物拡散の方が深くなっており、この拡
散領域が後にｐポケットどなるため、チャネルの深さい
かんにかかわらずパンチスルーやシ」−１〜ヂＶネル効
果を有効に防止することになる。
第３図はこれを裏付りる実測データを示すグラフであっ
て、従来例では実効チ１７ネル艮Ｌａｆｆが１．５ｕｍ
Ｊ：り短くなるど急速にゲーテしきい値電圧ｖＴ１１が
低下しているが、本発明を適用１ノだ場合は実効ヂャネ
ル長１．ｅｆｆが１．０／１ｍ以下でも低下率が小さい
。
て、従来例では実効チ１７ネル艮Ｌａｆｆが１．５ｕｍ
Ｊ：り短くなるど急速にゲーテしきい値電圧ｖＴ１１が
低下しているが、本発明を適用１ノだ場合は実効ヂャネ
ル長１．ｅｆｆが１．０／１ｍ以下でも低下率が小さい
。
以」二の実施例においてはｎチャネルＭＯ３型タランジ
スタについて説明しているが、各不純物について逆導電
型の：ｔ）のを用いればｐチャネルＩＩ − Ｍ （’） 、’、：ｉ ！ｌ’！タランジスタにも同
様に適用でき（Ｉｆ用すればに Ｍ Ｏ、Ｓに１））内
用する（二とがて・きる。
スタについて説明しているが、各不純物について逆導電
型の：ｔ）のを用いればｐチャネルＩＩ − Ｍ （’） 、’、：ｉ ！ｌ’！タランジスタにも同
様に適用でき（Ｉｆ用すればに Ｍ Ｏ、Ｓに１））内
用する（二とがて・きる。
まに１ボケツｌ〜を形成りるための基板ど同一導電型不
純物のイオン注入は逆導電型不純物のイＡ−ンン１人Ｊ
、りはＬ＜ Ｍｉに対する角度を小さくかつ拡散深さを
深く形成づれば、Ｊ： ＜ 、実施例のＪ：うに基板ど
同一・導電型の不純物拡散を基板に対して常に直角にり
る必要はイｆい。
純物のイオン注入は逆導電型不純物のイＡ−ンン１人Ｊ
、りはＬ＜ Ｍｉに対する角度を小さくかつ拡散深さを
深く形成づれば、Ｊ： ＜ 、実施例のＪ：うに基板ど
同一・導電型の不純物拡散を基板に対して常に直角にり
る必要はイｆい。
ざらに、グー１〜下Ｉ）の傾斜ζ！はイオン＞１人の角
以を適当に選択りることにより必ずしら形成する必要は
なく、この二［稈を含まない場合が第１発明を、含む場
合が第２発明をぞれぞれ構成する。
以を適当に選択りることにより必ずしら形成する必要は
なく、この二［稈を含まない場合が第１発明を、含む場
合が第２発明をぞれぞれ構成する。
：［ｔ： 、ゲート電極＋Ａ利として高融点金属や高融
点金属の珪化物を用いる等の通常の半導体装置に−）い
τ適用されるあらゆる変形が可能である。
点金属の珪化物を用いる等の通常の半導体装置に−）い
τ適用されるあらゆる変形が可能である。
〔発明の効果）
以上のＪ、うに本発明によれば、ゲート電極をマスクど
じｌこ半導体ｊｉｂ板への基板ど同−伝導型の１３２３
１人を逆導電型の１３２３１人より基板面に対し小さな
角度でかつ深く（Ｉっているので、確実Ｃ安定なボケッ
１−を形成することができ、バンプスルーやショーＩ−
ヂｒネル効宋を一１分抑制することができる。
じｌこ半導体ｊｉｂ板への基板ど同−伝導型の１３２３
１人を逆導電型の１３２３１人より基板面に対し小さな
角度でかつ深く（Ｉっているので、確実Ｃ安定なボケッ
１−を形成することができ、バンプスルーやショーＩ−
ヂｒネル効宋を一１分抑制することができる。
第１図は本発明にかかるＭＯ８型半導体装置の製造方法
の一実施例を示すＪ程別断面図、第２図は途中コー程に
おける不純物ブロフｉ／イルを示り一拡人断面図、第３
図は本発明の効果を示すグラフ、第４図は従来のｌ）
Ｉ −Ｌ Ｄ Ｉ）構造を示Ｊ断面図である。 １１・・・ｐ型シリコン基板、１２・・・素子間分離用
酸化膜、１３・・・グー１へ酸化膜、１４・・・グーＩ
・電極、１７・・・陥没部、１８・・・ｎ領域、１９ａ
、１９ｂ・・・領域、２１・・・ｎ 領域、２２・・・
シリコン酸化膜。 出願人代理人 猪 ＋１Ｑ 清第１図 第１図 第１図 第２図 第３図 実）カナでネル長、 Ｌｅｆｆ （ｐｍ）第４図 手続補正用 昭和６０年５月２ 日 特Ｖｒ庁長官 志賀 学 殿 １ 事ｆｌの表示 昭和６０年 特許願 第６７８１１号 ２ 発明の名称 ＭＯ８型半導体装置の製造方法 ３ 補ｉＥをする者 事件どの関係 特許出願人 （３０７） 株式会ネ１ 東 芝 ４ 代 理 人
の一実施例を示すＪ程別断面図、第２図は途中コー程に
おける不純物ブロフｉ／イルを示り一拡人断面図、第３
図は本発明の効果を示すグラフ、第４図は従来のｌ）
Ｉ −Ｌ Ｄ Ｉ）構造を示Ｊ断面図である。 １１・・・ｐ型シリコン基板、１２・・・素子間分離用
酸化膜、１３・・・グー１へ酸化膜、１４・・・グーＩ
・電極、１７・・・陥没部、１８・・・ｎ領域、１９ａ
、１９ｂ・・・領域、２１・・・ｎ 領域、２２・・・
シリコン酸化膜。 出願人代理人 猪 ＋１Ｑ 清第１図 第１図 第１図 第２図 第３図 実）カナでネル長、 Ｌｅｆｆ （ｐｍ）第４図 手続補正用 昭和６０年５月２ 日 特Ｖｒ庁長官 志賀 学 殿 １ 事ｆｌの表示 昭和６０年 特許願 第６７８１１号 ２ 発明の名称 ＭＯ８型半導体装置の製造方法 ３ 補ｉＥをする者 事件どの関係 特許出願人 （３０７） 株式会ネ１ 東 芝 ４ 代 理 人
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板上の素子形成領域にゲート電
極を形成する工程と、 このゲート電極をマスクとして前記素子形成領域の基板
内に逆導電型不純物を前記半導体基板に対して第１の角
度で注入し逆導電型不純物拡散領域を形成する工程と、 前記ゲート電極をマスクとして前記素子形成領域の基板
内に一導電型不純物を前記半導体基板に対して前記第１
の角度より小さい第２の角度で注入し、前記逆導電型不
純物拡散領域よりも拡散深さの深い一導電型不純物拡散
領域を形成する工程と、 前記ゲート電極近傍を除いた素子形成領域の前記半導体
基板内に逆導電型高濃度不純物拡散領域を形成する工程
と、 を備えたＭＯＳ型半導体装置の製造方法。 ２、第１の角度が直角である特許請求の範囲第１項記載
のＭＯＳ型半導体装置の製造方法。 ３、一導電型の半導体基板上の素子形成領域にゲート電
極を形成する工程と、 前記素子形成領域をエッチングして当初の基板面よりも
陥没した基板面と前記ゲート電極下方に傾斜壁を形成す
る工程と、 前記ゲート電極をマスクとして前記素子形成領域の基板
内に逆導電型不純物を前記半導体基板に対して第１の角
度で注入し逆導電型不純物拡散領域を形成する工程と、 前記ゲート電極をマスクとして前記素子形成領域の基板
内に一導電型不純物を前記半導体基板に対して前記第１
の角度より小さい第２の角度で注入し、前記逆導電型不
純物拡散領域よりも拡散深さの深い一導電型不純物拡散
領域を形成する工程と、 前記ゲート電極近傍を除いた素子形成領域の前記半導体
基板内に逆導電型高濃度不純物拡散領域形成する工程と
、 を備えたＭＯＳ型半導体装置の製造方法。 ４、ゲート電極下の傾斜壁を得るエッチングが異方性エ
ッチングである特許請求の範囲第３項記載のＭＯＳ型半
導体装置の製造方法。 ５、第１の角度が直角である特許請求の範囲第３項記載
のＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6781185A JPS61226968A (ja) | 1985-03-30 | 1985-03-30 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6781185A JPS61226968A (ja) | 1985-03-30 | 1985-03-30 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226968A true JPS61226968A (ja) | 1986-10-08 |
Family
ID=13355699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6781185A Pending JPS61226968A (ja) | 1985-03-30 | 1985-03-30 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226968A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02296340A (ja) * | 1989-05-11 | 1990-12-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| DE4033309A1 (de) * | 1989-10-20 | 1991-05-02 | Mitsubishi Electric Corp | Halbleitereinrichtung und herstellungsverfahren dafuer |
| US5218221A (en) * | 1989-10-20 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6165825A (en) * | 1997-03-28 | 2000-12-26 | Matsushita Electronics Corporation | Semiconductor device and method for producing the same |
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
| DE10353772A1 (de) * | 2003-11-18 | 2005-06-02 | Austriamicrosystems Ag | Verfahren zur Herstellung von Transistorstrukturen mit LDD |
-
1985
- 1985-03-30 JP JP6781185A patent/JPS61226968A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02296340A (ja) * | 1989-05-11 | 1990-12-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| DE4033309A1 (de) * | 1989-10-20 | 1991-05-02 | Mitsubishi Electric Corp | Halbleitereinrichtung und herstellungsverfahren dafuer |
| US5218221A (en) * | 1989-10-20 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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| US6165825A (en) * | 1997-03-28 | 2000-12-26 | Matsushita Electronics Corporation | Semiconductor device and method for producing the same |
| DE10353772A1 (de) * | 2003-11-18 | 2005-06-02 | Austriamicrosystems Ag | Verfahren zur Herstellung von Transistorstrukturen mit LDD |
| DE10353772B4 (de) * | 2003-11-18 | 2008-12-18 | Austriamicrosystems Ag | Verfahren zur Herstellung von Transistorstrukturen mit LDD |
| US7566624B2 (en) | 2003-11-18 | 2009-07-28 | Austriamicrosystems Ag | Method for the production of transistor structures with LDD |
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