JPH02296340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02296340A JPH02296340A JP11790489A JP11790489A JPH02296340A JP H02296340 A JPH02296340 A JP H02296340A JP 11790489 A JP11790489 A JP 11790489A JP 11790489 A JP11790489 A JP 11790489A JP H02296340 A JPH02296340 A JP H02296340A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- side wall
- gate
- dug
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000012535 impurity Substances 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000002513 implantation Methods 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 abstract description 21
- 238000009826 distribution Methods 0.000 abstract description 7
- 230000005684 electric field Effects 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- WSNMPAVSZJSIMT-UHFFFAOYSA-N COc1c(C)c2COC(=O)c2c(O)c1CC(O)C1(C)CCC(=O)O1 Chemical compound COc1c(C)c2COC(=O)c2c(O)c1CC(O)C1(C)CCC(=O)O1 WSNMPAVSZJSIMT-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、さらに１；
ηしくは、 ＭＯ５型゛ｉ導体集積回路装置における１
、ＤＤ型ＭＯＳトランジスタの製造方法の改良に係るも
のである。
ηしくは、 ＭＯ５型゛ｉ導体集積回路装置における１
、ＤＤ型ＭＯＳトランジスタの製造方法の改良に係るも
のである。
（従来の技術）
従来例によるこの種の１．ＤＤ型ＭＯＳトランジスタの
製造方法の１ミ要な工程を第２図（，１）ないしく［）
にパす。
製造方法の１ミ要な工程を第２図（，１）ないしく［）
にパす。
すなわち、この第２図従来例装置の構成において、符号
ｌはｐ型のシリコン半導体基板を示し、また、２および
３はこの半導体基板１の十面十にバターニンク成形して
選択的に形成させたＭｌ］Ｓトランジスタのゲート絶縁
膜およびケート電極、４はこのゲート電極３をマスクに
用い、前記基板表面部上に不純物を選択的にイオン注入
してなるｎ型の不純物注入層、５はこれらのＬ部を覆う
ようにして全面に堆積させたサイドウオール形成のため
の絶縁膜などによる成膜層、５はこの成膜層５をエツチ
ング成形して１１η゛記ケ−１・絶縁１１Ｑ２およびゲ
ート電極３の側面部に設けられたサイトウオルであり、
さらに、７はこのザイトウォール６をマスクに用い、１
１「記【、 −Ｊ％’ｊの不純物／１人層４のｊ［ヨ成
部分に合せて、同様に基板表面部上に不純物を選択的に
イオン注入してなる１１＋型の不純物ｔ）二人層、８お
よび９はこれらを熱処理して活性化させたゲート部での
サイドウオール６の直下のロー型の不純物拡散層および
ＭＯＳトランジスタのソース・トレイン部となる基板表
面部のｎ＋型の不純物拡散層である。
ｌはｐ型のシリコン半導体基板を示し、また、２および
３はこの半導体基板１の十面十にバターニンク成形して
選択的に形成させたＭｌ］Ｓトランジスタのゲート絶縁
膜およびケート電極、４はこのゲート電極３をマスクに
用い、前記基板表面部上に不純物を選択的にイオン注入
してなるｎ型の不純物注入層、５はこれらのＬ部を覆う
ようにして全面に堆積させたサイドウオール形成のため
の絶縁膜などによる成膜層、５はこの成膜層５をエツチ
ング成形して１１η゛記ケ−１・絶縁１１Ｑ２およびゲ
ート電極３の側面部に設けられたサイトウオルであり、
さらに、７はこのザイトウォール６をマスクに用い、１
１「記【、 −Ｊ％’ｊの不純物／１人層４のｊ［ヨ成
部分に合せて、同様に基板表面部上に不純物を選択的に
イオン注入してなる１１＋型の不純物ｔ）二人層、８お
よび９はこれらを熱処理して活性化させたゲート部での
サイドウオール６の直下のロー型の不純物拡散層および
ＭＯＳトランジスタのソース・トレイン部となる基板表
面部のｎ＋型の不純物拡散層である。
次に、この従来例装置の製造については、第２図（ａ）
ないしくｆ）に示されているように、 ｐ型のシリコン
半導体基板１の主面上にあって、まず、これを熱酸化処
理して薄い酸化膜を形成させた上で、 ＣＶＤ法などに
よってポリシリコン膜を堆積させ、かつこれらを写真製
版法、エツチング法により選択的にバターニング成形し
てゲート絶縁膜２およびケート電極：］をそれぞれに形
成させる（第２図（ａ））。
ないしくｆ）に示されているように、 ｐ型のシリコン
半導体基板１の主面上にあって、まず、これを熱酸化処
理して薄い酸化膜を形成させた上で、 ＣＶＤ法などに
よってポリシリコン膜を堆積させ、かつこれらを写真製
版法、エツチング法により選択的にバターニング成形し
てゲート絶縁膜２およびケート電極：］をそれぞれに形
成させる（第２図（ａ））。
ついて、前記ゲート電極３をマスクに用い、前記基板表
面部上に、例えば、燐などのｎ型不純物を選択的かつ低
濃度にイオン法人してｎ−型の不純物注入層４を形成さ
せ（同図（ｂ））、その後、（：ＶＤ法などを用い、こ
れらの全面を覆うようにしてサイドウオール形成のため
の絶縁膜なとの成膜層５を堆積させ（同図（Ｃ））でか
ら、リアクティブイオンエツチング（ＲＩＦ）法などに
より、この成膜層５を異方性エツチングすることで前記
ゲート絶縁＋＋ｑ ２およびケート電極；１を通した側
面部にサイドウオール６を設ける（同図（ｄ））。
面部上に、例えば、燐などのｎ型不純物を選択的かつ低
濃度にイオン法人してｎ−型の不純物注入層４を形成さ
せ（同図（ｂ））、その後、（：ＶＤ法などを用い、こ
れらの全面を覆うようにしてサイドウオール形成のため
の絶縁膜なとの成膜層５を堆積させ（同図（Ｃ））でか
ら、リアクティブイオンエツチング（ＲＩＦ）法などに
より、この成膜層５を異方性エツチングすることで前記
ゲート絶縁＋＋ｑ ２およびケート電極；１を通した側
面部にサイドウオール６を設ける（同図（ｄ））。
さらにまた、前記サイドウオール６をマスクに用い、前
記基板表面部上でのｎ−型の不純物注入層４の形成部分
に合せるようにして、例えば、砒素なとのｎ型不純物を
選択的かつ高濃度にイオン法人してｎ＋型の不純物注入
層７を形成させ（同図（Ｃ））、最後に、熱処理を行な
うことにより、こわらの口＝型の不純物注入層４および
ｎ＋型の不純物注入層７を活性化させて、ゲート部ての
サイドウオール６の直下のｎ−型の不純物拡散層８およ
びＭＯＳトランジスタのソース・トレインとなる基板表
面部のｐ型の不純物拡散層９をそわぞれに形成させ（同
図（ｆ））るもので、以上の各工程を軒で、所１（１１
通りの１．１）Ｄ型構造によるＭＯＳトランジスタをｊ
ＩＩるのである。
記基板表面部上でのｎ−型の不純物注入層４の形成部分
に合せるようにして、例えば、砒素なとのｎ型不純物を
選択的かつ高濃度にイオン法人してｎ＋型の不純物注入
層７を形成させ（同図（Ｃ））、最後に、熱処理を行な
うことにより、こわらの口＝型の不純物注入層４および
ｎ＋型の不純物注入層７を活性化させて、ゲート部ての
サイドウオール６の直下のｎ−型の不純物拡散層８およ
びＭＯＳトランジスタのソース・トレインとなる基板表
面部のｐ型の不純物拡散層９をそわぞれに形成させ（同
図（ｆ））るもので、以上の各工程を軒で、所１（１１
通りの１．１）Ｄ型構造によるＭＯＳトランジスタをｊ
ＩＩるのである。
こＳで、前記のようにして製造される従来構成のＬＤＤ
型ＭＯＳトランジスタにおいては、ゲート電極３をマス
クに用いたｎ型不純物の選択的イオン注入によってｎ−
型の不純物注入層４を形成させた上で、これらのゲート
絶縁膜２およびゲート電極３の側面部にサイドウオール
６を設け、このサイドウオール６をして、その後のｎ−
型の不純物注入層４に合せたｎ＋型の不純物注入層７の
ための形成マスクに用いるようにしている。
型ＭＯＳトランジスタにおいては、ゲート電極３をマス
クに用いたｎ型不純物の選択的イオン注入によってｎ−
型の不純物注入層４を形成させた上で、これらのゲート
絶縁膜２およびゲート電極３の側面部にサイドウオール
６を設け、このサイドウオール６をして、その後のｎ−
型の不純物注入層４に合せたｎ＋型の不純物注入層７の
ための形成マスクに用いるようにしている。
従って、この従来例方法の場合には、前記サイドウオー
ル６の形成工程が不可欠のものとされ、このサイドウオ
ールの形成のために、絶縁膜成膜装置および異方性エツ
チング装置をそれぞれに必要とするほか、その形成工程
自体についても、極めて煩雑化することを免れず、コス
ト高を招くと云う不利かある。
ル６の形成工程が不可欠のものとされ、このサイドウオ
ールの形成のために、絶縁膜成膜装置および異方性エツ
チング装置をそれぞれに必要とするほか、その形成工程
自体についても、極めて煩雑化することを免れず、コス
ト高を招くと云う不利かある。
また一方で、この種のＬＤＤ型ＭＯＳトランジスタにお
いては、電流駆動力および１゛「界緩和度などの性能が
サイドウオール幅に大きく依存することが知られている
が、こＮては、実際に成膜されるサイドウオール自体が
、成膜時における膜ｉの変動とか、エツチング時でのエ
ツチング時の変動なとのために、そのウオール幅が変化
し易くて、先の電流駆動力および電界緩和度などにバラ
ツキを生し、これかアクセス時間などの＋”Ｊ′（ｒ！
：および４”；＝ ｔ：ｉｊバイアスシフトなどの信頼
性を低ドさせる原因となるものであった。
いては、電流駆動力および１゛「界緩和度などの性能が
サイドウオール幅に大きく依存することが知られている
が、こＮては、実際に成膜されるサイドウオール自体が
、成膜時における膜ｉの変動とか、エツチング時でのエ
ツチング時の変動なとのために、そのウオール幅が変化
し易くて、先の電流駆動力および電界緩和度などにバラ
ツキを生し、これかアクセス時間などの＋”Ｊ′（ｒ！
：および４”；＝ ｔ：ｉｊバイアスシフトなどの信頼
性を低ドさせる原因となるものであった。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、 ＬＤＤ型
構造でのサイドウオール形成工程を省略し、これに代え
て、 ＭＯＳトランジスタのケート部とソース・トレイ
ン部との間になだらかな不純物濃度分布の基板側壁部を
形成させ、これによって従来のようなサイドウオール幅
のバラツキに起因する装置の性能および信頼＋１：低下
などを阻１１−シ得るようにした。この種の半導体装置
の製造方法を提供することである。
なされたもので、その目的とするところは、 ＬＤＤ型
構造でのサイドウオール形成工程を省略し、これに代え
て、 ＭＯＳトランジスタのケート部とソース・トレイ
ン部との間になだらかな不純物濃度分布の基板側壁部を
形成させ、これによって従来のようなサイドウオール幅
のバラツキに起因する装置の性能および信頼＋１：低下
などを阻１１−シ得るようにした。この種の半導体装置
の製造方法を提供することである。
前記目的を達成するために、この発明に係る半導体装置
の製造方法は、ゲート絶縁膜およびゲー１・電極のバタ
ーニング成形後、このゲート電極をマスクにゲート絶縁
膜下部の基板面を選択的エツチングにより掘り込んで基
板側壁部を形成させ、この基板側壁部に低濃度不純物拡
散層を、かつ掘り込まれた基板面にソース・トレイン部
となる高濃度不純物拡散層をそわぞれに形成させるよう
にしたものである。
の製造方法は、ゲート絶縁膜およびゲー１・電極のバタ
ーニング成形後、このゲート電極をマスクにゲート絶縁
膜下部の基板面を選択的エツチングにより掘り込んで基
板側壁部を形成させ、この基板側壁部に低濃度不純物拡
散層を、かつ掘り込まれた基板面にソース・トレイン部
となる高濃度不純物拡散層をそわぞれに形成させるよう
にしたものである。
すなわち、この発明は、第１導電型の半導体基板の主面
上に、バターニング成形されたゲート電極をマスクにし
て、前記半導体基板の表面部を所定深さに掘り込み、ゲ
ート電極の下方に基板側壁部を露出させる工程と、前記
露出された基板側壁部、および掘り込まれた基板表面部
に、第２導電型の低濃度不純物注入層を形成させる工程
と、主として前記掘り込まわた基板表面部に、再度、第
２導電型の高濃度不純物注入層を形成させる工程とを、
少なくとも含むことを特徴とする半導体装置の製造ツノ
法である。
上に、バターニング成形されたゲート電極をマスクにし
て、前記半導体基板の表面部を所定深さに掘り込み、ゲ
ート電極の下方に基板側壁部を露出させる工程と、前記
露出された基板側壁部、および掘り込まれた基板表面部
に、第２導電型の低濃度不純物注入層を形成させる工程
と、主として前記掘り込まわた基板表面部に、再度、第
２導電型の高濃度不純物注入層を形成させる工程とを、
少なくとも含むことを特徴とする半導体装置の製造ツノ
法である。
従って、この発明方法の場合には、 ＬＤＤ型ＭＯＳト
ランジスタにおいて、従来方法でのサイトつオールを用
いることなしに、ゲート部の下方からソース・トレイン
部に連なる基板側壁部になたらかな不純物濃度分布を与
えた１、、ＤＤ型構造を形成させているので、このサイ
ドウオールの形成工程を省略できて、従来のようなサイ
ドウオール幅のバラツキに起因する装置の性能および信
頼性低下などを阻＋Ｊ、−ｔ シ得るのである。
ランジスタにおいて、従来方法でのサイトつオールを用
いることなしに、ゲート部の下方からソース・トレイン
部に連なる基板側壁部になたらかな不純物濃度分布を与
えた１、、ＤＤ型構造を形成させているので、このサイ
ドウオールの形成工程を省略できて、従来のようなサイ
ドウオール幅のバラツキに起因する装置の性能および信
頼性低下などを阻＋Ｊ、−ｔ シ得るのである。
以下、この発明に係る半導体装置の製造方法の一実施例
につき、第１図を参照して詳細に説明する。
につき、第１図を参照して詳細に説明する。
第１図（ａ）ないしくｅ）はこの実施例を適用した１、
ＤＤ型ＭＯＳトランジスタの製造方法の主要な］二程を
順次模式的に示すそれぞれに断面図である。
ＤＤ型ＭＯＳトランジスタの製造方法の主要な］二程を
順次模式的に示すそれぞれに断面図である。
すなわち、この第１図実施例装置の構成においても、符
号１１はｐ型のシリコン半導体基板を示し、また、１２
および１３はこの゛ト導体基板１１の主面上にあって、
写真製版法で得たフォトレジスト１４をマスクにバター
ニング成形して選択的に形成させたＭＯＳトランジスタ
のゲート絶縁膜およびゲート電極、１５は同様に前記フ
ォトレジスト１４をマスクに用い、前記半導体基板１１
をさらに選択的エツチングにより掘り込んで形成させた
ゲート絶縁膜１２の下部に連なるそれぞれに基板側壁部
であり、さらに、１５は前記ケート絶縁膜１２およびゲ
ート電極１３をマスクに用い、回転イオン注入法により
、前記基板側壁部１５を含んで掘り込まれた基板表面部
トに不純物を選択的にイオン注入してなるｎ−型の不純
物注入層、１７はこの掘り込まれた基板表面部Ｆでのｎ
−型の不純物注入層１６の形成部分に合せて、再度、同
様にこの基板表面部上に不純物を選択的にイオン注入し
てなるｎ＋型の不純物注入層、１８および１９ばこれら
を熱処理により活性化させてなるところの、ケート部下
方での基板側壁部１５の表面部のｎ−型の不純物拡散層
、および掘り込まれた基板表向部上でのＭＯＳトランジ
スタのソース・トレインとなるそれぞれに１＋型の不純
物拡散層である。
号１１はｐ型のシリコン半導体基板を示し、また、１２
および１３はこの゛ト導体基板１１の主面上にあって、
写真製版法で得たフォトレジスト１４をマスクにバター
ニング成形して選択的に形成させたＭＯＳトランジスタ
のゲート絶縁膜およびゲート電極、１５は同様に前記フ
ォトレジスト１４をマスクに用い、前記半導体基板１１
をさらに選択的エツチングにより掘り込んで形成させた
ゲート絶縁膜１２の下部に連なるそれぞれに基板側壁部
であり、さらに、１５は前記ケート絶縁膜１２およびゲ
ート電極１３をマスクに用い、回転イオン注入法により
、前記基板側壁部１５を含んで掘り込まれた基板表面部
トに不純物を選択的にイオン注入してなるｎ−型の不純
物注入層、１７はこの掘り込まれた基板表面部Ｆでのｎ
−型の不純物注入層１６の形成部分に合せて、再度、同
様にこの基板表面部上に不純物を選択的にイオン注入し
てなるｎ＋型の不純物注入層、１８および１９ばこれら
を熱処理により活性化させてなるところの、ケート部下
方での基板側壁部１５の表面部のｎ−型の不純物拡散層
、および掘り込まれた基板表向部上でのＭＯＳトランジ
スタのソース・トレインとなるそれぞれに１＋型の不純
物拡散層である。
次に、この実施例装置の製造については、第１図（ａ）
ないしくｅ）に示されているように、 ｐ型のシリコン
半導体基板１１の主面」−にあって、まず、これを熱酸
化処理して薄い酸化膜を形成させ、かつこれに続いて、
ＣＶＤ法などによりポリシリコン膜を堆積させた上で
、これらを写真製版法て得たフォトレジスト１４をマス
クに用い、選択的にエツチング成形させることによって
、所霊のケート絶縁膜１２およびゲート電極１３をそれ
ぞれに形成させ（第１図（ａ））ると共に、これらのゲ
ート絶縁膜１２およびゲート電極ｌ：Ｊをそれぞれに残
したま工、同一のフォトレジスト１４のマスクで、さら
に、前記半導体基板１１の表面部を例えば０．２〜０５
μ■程度の深さまで選択的にエツチングして掘り込むこ
とにより、基板側壁部Ｉ５をそれぞれに露出させる（同
図（ｂ））６ ついで、前記ゲート絶縁膜１２およびゲート電極］３を
マスクに用い、前記露出された基板側壁部１５を含む半
導体基板１１の掘り込まれた表面部−にに、回転イオン
注入法により、３０〜６０程度の注入角度で、例えば、
燐などのｎ型不純物を選択的かつ低濃度にイオン注入し
てｎ−型の不純物注入層１６を形成させ（同図（Ｃ））
、さらに今度は、主として前記判導体基板１１の掘り込
まれた表面部でのｎ−型の不純物注入層１６の形成部分
に合せ゛Ｃ１通常のイオン注入法により、例えば、砒素
などのｎ型不純物を再度１選択的かつ高濃度にイオン注
入してｎ＋型の不純物注入層１７を形成させ（同図（ｄ
））、最後に、熱処理を行なうことにより、これらのｎ
−型の不純物注入層１６およびｎ＋型の不純物注入層１
７を活性化させて、ゲート部下方での基板側壁部１５の
表面部のｎ−型の不純物拡散層１８．および掘り込まれ
た基板表面部でのＭＯＳトランジスタのソース・ドレイ
ンとなるｎ＋型の不純物拡散層１９をそれぞれに形成さ
せ（同図（ｅ））るもので、以上の各工程を経て、所期
通りに、ゲート部の下方からソース・ドレイン部に連な
る基板側壁部になたらかな不純物濃度分布を与えた１、
ＤＤ型構造によるＭＯＳ）ランジスタを得るのである。
ないしくｅ）に示されているように、 ｐ型のシリコン
半導体基板１１の主面」−にあって、まず、これを熱酸
化処理して薄い酸化膜を形成させ、かつこれに続いて、
ＣＶＤ法などによりポリシリコン膜を堆積させた上で
、これらを写真製版法て得たフォトレジスト１４をマス
クに用い、選択的にエツチング成形させることによって
、所霊のケート絶縁膜１２およびゲート電極１３をそれ
ぞれに形成させ（第１図（ａ））ると共に、これらのゲ
ート絶縁膜１２およびゲート電極ｌ：Ｊをそれぞれに残
したま工、同一のフォトレジスト１４のマスクで、さら
に、前記半導体基板１１の表面部を例えば０．２〜０５
μ■程度の深さまで選択的にエツチングして掘り込むこ
とにより、基板側壁部Ｉ５をそれぞれに露出させる（同
図（ｂ））６ ついで、前記ゲート絶縁膜１２およびゲート電極］３を
マスクに用い、前記露出された基板側壁部１５を含む半
導体基板１１の掘り込まれた表面部−にに、回転イオン
注入法により、３０〜６０程度の注入角度で、例えば、
燐などのｎ型不純物を選択的かつ低濃度にイオン注入し
てｎ−型の不純物注入層１６を形成させ（同図（Ｃ））
、さらに今度は、主として前記判導体基板１１の掘り込
まれた表面部でのｎ−型の不純物注入層１６の形成部分
に合せ゛Ｃ１通常のイオン注入法により、例えば、砒素
などのｎ型不純物を再度１選択的かつ高濃度にイオン注
入してｎ＋型の不純物注入層１７を形成させ（同図（ｄ
））、最後に、熱処理を行なうことにより、これらのｎ
−型の不純物注入層１６およびｎ＋型の不純物注入層１
７を活性化させて、ゲート部下方での基板側壁部１５の
表面部のｎ−型の不純物拡散層１８．および掘り込まれ
た基板表面部でのＭＯＳトランジスタのソース・ドレイ
ンとなるｎ＋型の不純物拡散層１９をそれぞれに形成さ
せ（同図（ｅ））るもので、以上の各工程を経て、所期
通りに、ゲート部の下方からソース・ドレイン部に連な
る基板側壁部になたらかな不純物濃度分布を与えた１、
ＤＤ型構造によるＭＯＳ）ランジスタを得るのである。
従って、この実施例方法の場合には、ゲート電極１３を
有するゲート部でのゲート絶縁膜１２の下部にあって、
基板表面部に掘り込まれたソース・トレイン部でのｎ＋
型の不純物拡散層Ｉ９に連なるようにして基板側壁部１
５を設け、この基板側壁部Ｉ５にロー型の不純物拡散層
Ｊ８を形成させて、なだらかな不純物濃度分布を与えた
ＩＤＤＤＤ型構造であるために、従来例方法におけるサ
イドウオールのＪＦｅ成工程を省略できて、製造工程の
大幅な簡略化が可能になり、また、ｎ−型の不純物拡散
層Ｉ８での幅のバラツキは、ｒｐに基板側壁部１５のエ
ツチング量のみに依存することになって、従来のような
サイドウオール幅のバラツキに起因する装置の性能およ
び信頼性低下などを良好かつ効果的に抑制し得るのであ
る。
有するゲート部でのゲート絶縁膜１２の下部にあって、
基板表面部に掘り込まれたソース・トレイン部でのｎ＋
型の不純物拡散層Ｉ９に連なるようにして基板側壁部１
５を設け、この基板側壁部Ｉ５にロー型の不純物拡散層
Ｊ８を形成させて、なだらかな不純物濃度分布を与えた
ＩＤＤＤＤ型構造であるために、従来例方法におけるサ
イドウオールのＪＦｅ成工程を省略できて、製造工程の
大幅な簡略化が可能になり、また、ｎ−型の不純物拡散
層Ｉ８での幅のバラツキは、ｒｐに基板側壁部１５のエ
ツチング量のみに依存することになって、従来のような
サイドウオール幅のバラツキに起因する装置の性能およ
び信頼性低下などを良好かつ効果的に抑制し得るのであ
る。
以上詳述したように、この発明方法によれば、１００型
構造によるＭＯ５Ｉ−ランシスタにおいて、ケート部で
のゲート絶縁膜およびゲート電極を残して基板表面部を
所定深さに掘り込んで、ゲート絶縁膜の下部に基板側壁
部を設けておき、この基板側壁部に連なって掘り込まれ
る基板表面部に、ソ−ス・ドレイン部での高濃度不純物
拡散層を形成させると共に、基板側壁部に低濃度不純物
拡散層を形成させて、なだらかな不純物濃度分布を午え
た１、ＤＤ型構造を構成させているので、サイドウオー
ルの場合と同様に、所期通りに電界の緩和を図り得るも
ので、これによって従来例方法におけるサイドウオール
の形成工程を省略できることになり、従来のようなサイ
ドウオール形成のための成］１９装置、異方性エツチン
グ装置などを全く必要とせず、その製造工程の大幅な簡
略化が容易に可能となって、製造コストを低減でき、ま
た、基板側壁部に形成される低濃度不純物拡散層での幅
のバラツキなどについては、単にこの基板側壁部のエツ
チング量のみに依存するだけであるために、従来のよう
なサイドウオールの場合とは異なって、装置の安定した
性能および信頼性などを良好かつ効果的に向上させ得る
などの優れた特長を有するものである。
構造によるＭＯ５Ｉ−ランシスタにおいて、ケート部で
のゲート絶縁膜およびゲート電極を残して基板表面部を
所定深さに掘り込んで、ゲート絶縁膜の下部に基板側壁
部を設けておき、この基板側壁部に連なって掘り込まれ
る基板表面部に、ソ−ス・ドレイン部での高濃度不純物
拡散層を形成させると共に、基板側壁部に低濃度不純物
拡散層を形成させて、なだらかな不純物濃度分布を午え
た１、ＤＤ型構造を構成させているので、サイドウオー
ルの場合と同様に、所期通りに電界の緩和を図り得るも
ので、これによって従来例方法におけるサイドウオール
の形成工程を省略できることになり、従来のようなサイ
ドウオール形成のための成］１９装置、異方性エツチン
グ装置などを全く必要とせず、その製造工程の大幅な簡
略化が容易に可能となって、製造コストを低減でき、ま
た、基板側壁部に形成される低濃度不純物拡散層での幅
のバラツキなどについては、単にこの基板側壁部のエツ
チング量のみに依存するだけであるために、従来のよう
なサイドウオールの場合とは異なって、装置の安定した
性能および信頼性などを良好かつ効果的に向上させ得る
などの優れた特長を有するものである。
第１図（ａ）ないしくｅ）はこの発明の一実施例を適用
したＬＤＤ型ＭＯ５）ランシスタの製造方法の主要な工
程を順次模式的に示すそれそわに断面図であり、また、
第２図（ａ）ないしくｆ）は従来例による同上［、ＤＤ
型ＭｎＳトランジスタの製造方法の、ド要な工程を順次
模式的に示すそれぞわに断面図である。 １１・・・・ｐ型のシリコン半導体基板、１２・・・・
ゲート絶縁膜、１３・・・・ゲート電極、１４・・・・
フォトレジスト、１５・・・・基板側壁部、１６・・・
・ｒｌ−型の不純物注入層（低濃度不純物注入層）、１
７・・・・ｎ＋型の不純物注入層（高、濃度不純物注入
層）、Ｉｌｌ・・・・ｎ−型の不純物注入層（低濃度不
純物拡散層）、１９・・・・ｎ＋型の不純物注入層（高
濃度不純物拡散層）。 代理人 大 岩 増 雄
したＬＤＤ型ＭＯ５）ランシスタの製造方法の主要な工
程を順次模式的に示すそれそわに断面図であり、また、
第２図（ａ）ないしくｆ）は従来例による同上［、ＤＤ
型ＭｎＳトランジスタの製造方法の、ド要な工程を順次
模式的に示すそれぞわに断面図である。 １１・・・・ｐ型のシリコン半導体基板、１２・・・・
ゲート絶縁膜、１３・・・・ゲート電極、１４・・・・
フォトレジスト、１５・・・・基板側壁部、１６・・・
・ｒｌ−型の不純物注入層（低濃度不純物注入層）、１
７・・・・ｎ＋型の不純物注入層（高、濃度不純物注入
層）、Ｉｌｌ・・・・ｎ−型の不純物注入層（低濃度不
純物拡散層）、１９・・・・ｎ＋型の不純物注入層（高
濃度不純物拡散層）。 代理人 大 岩 増 雄
Claims (1)
- 第１導電型の半導体基板の主面上に、パターニング成形
されたゲート電極をマスクにして、前記半導体基板の表
面部を所定深さに掘り込み、ゲート電極の下方に基板側
壁部を露出させる工程と、前記露出された基板側壁部、
および掘り込まれた基板表面部に、第２導電型の低濃度
不純物注入層を形成させる工程と、主として前記掘り込
まれた基板表面部に、再度、第２導電型の高濃度不純物
注入層を形成させる工程とを、少なくとも含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11790489A JPH02296340A (ja) | 1989-05-11 | 1989-05-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11790489A JPH02296340A (ja) | 1989-05-11 | 1989-05-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02296340A true JPH02296340A (ja) | 1990-12-06 |
Family
ID=14723075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11790489A Pending JPH02296340A (ja) | 1989-05-11 | 1989-05-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02296340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114412A1 (ja) * | 2003-06-19 | 2004-12-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226968A (ja) * | 1985-03-30 | 1986-10-08 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPS62143470A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH025436A (ja) * | 1988-06-23 | 1990-01-10 | Matsushita Electron Corp | 電界効果トランジスタの製造方法 |
-
1989
- 1989-05-11 JP JP11790489A patent/JPH02296340A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226968A (ja) * | 1985-03-30 | 1986-10-08 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPS62143470A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH025436A (ja) * | 1988-06-23 | 1990-01-10 | Matsushita Electron Corp | 電界効果トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114412A1 (ja) * | 2003-06-19 | 2004-12-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6316673A (ja) | 半導体装置の製造方法 | |
| JPS61179567A (ja) | 自己整合積層ｃｍｏｓ構造の製造方法 | |
| JPH02228041A (ja) | 半導体装置の製造方法 | |
| JPS63219152A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| KR100209750B1 (ko) | 씨모스 소자의 구조 및 제조방법 | |
| JPH02296340A (ja) | 半導体装置の製造方法 | |
| JPH03198349A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS62190862A (ja) | 相補型ｍｏｓ集積回路の製造方法 | |
| JPH08306923A (ja) | 半導体素子のトランジスター製造方法 | |
| JPH0485968A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPS6039868A (ja) | 半導体装置の製造方法 | |
| JP2003115585A (ja) | 半導体装置の製造方法 | |
| JPH04346476A (ja) | Ｍｏｓ型ｆｅｔの製造方法 | |
| KR100356784B1 (ko) | 미세선폭의상보형트랜지스터(cmosfet)제조방법 | |
| JPS63129664A (ja) | 半導体装置の製造方法 | |
| JPH0290628A (ja) | 半導体装置の製造方法 | |
| JPH0369168A (ja) | 薄膜電界効果トランジスタ | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH03285334A (ja) | 半導体装置の製造方法 | |
| JPH04133438A (ja) | 半導体装置及びその製造方法 | |
| JPH0737994A (ja) | 半導体装置の製造方法 | |
| JPH09181312A (ja) | 半導体装置の製造方法 | |
| JPS61201471A (ja) | 半導体装置の製造方法 | |
| JPH02156543A (ja) | Ｍｏｓトランジスタの製造方法 |