JPS63129664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63129664A JPS63129664A JP27513986A JP27513986A JPS63129664A JP S63129664 A JPS63129664 A JP S63129664A JP 27513986 A JP27513986 A JP 27513986A JP 27513986 A JP27513986 A JP 27513986A JP S63129664 A JPS63129664 A JP S63129664A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 238000001039 wet etching Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000012212 insulator Substances 0.000 description 19
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、チャネル領域上に、自己整合的にゲート電
極を形成する半導体装置の製造方法に関する。
極を形成する半導体装置の製造方法に関する。
（従来の技術）
従来の技術においては、マスク合せの精度の限界からチ
ャネル領域上にゲート電極を形成するのが難しく、チャ
ネル領域を形成する為のマスクには精度分の余裕をもた
せなくてはならなかった。
ャネル領域上にゲート電極を形成するのが難しく、チャ
ネル領域を形成する為のマスクには精度分の余裕をもた
せなくてはならなかった。
この様子を図で説明する。第３図は従来技術の例で、第
３図（ａ）では基板１上に酸化膜２を形成し素子領域と
配線領域を分離しである。第３図（ｂ）は、マスク合せ
、露光、現像工程をへてチャネル領域３を形成し、レジ
ストをハクリした所である。
３図（ａ）では基板１上に酸化膜２を形成し素子領域と
配線領域を分離しである。第３図（ｂ）は、マスク合せ
、露光、現像工程をへてチャネル領域３を形成し、レジ
ストをハクリした所である。
第３図（ｃ）は酸化膜２上にゲート材料４を堆積し、さ
らにレジスト５を塗布し、マスク合せ、露光、現像工程
を終了した所である。第３図（Ｃ）は、マスク合せが適
正に行なわれた例である。さらに第３図（ｄ）はゲート
電極４をエツチングしさらにレジスト５をハクリした断
面図である。
らにレジスト５を塗布し、マスク合せ、露光、現像工程
を終了した所である。第３図（Ｃ）は、マスク合せが適
正に行なわれた例である。さらに第３図（ｄ）はゲート
電極４をエツチングしさらにレジスト５をハクリした断
面図である。
第４図（ａ）は、マスク合せが適正に行なわれなかった
例で第４図（ｂ）は上記工程終了時の断面図である。従
来は、このような形状をさける為、第５図（ａ）のよう
に、チャネル領域３を余裕をもたせて形成せねばならな
かった。この場合第５図（ｂ）のように、ソース・ドレ
イン拡散領域６を形成した際チャネル領域３をソース・
ドレイン領域６との容量が大きく、回路におけるスピー
ドが落ちる原因となっていた。
例で第４図（ｂ）は上記工程終了時の断面図である。従
来は、このような形状をさける為、第５図（ａ）のよう
に、チャネル領域３を余裕をもたせて形成せねばならな
かった。この場合第５図（ｂ）のように、ソース・ドレ
イン拡散領域６を形成した際チャネル領域３をソース・
ドレイン領域６との容量が大きく、回路におけるスピー
ドが落ちる原因となっていた。
そこで、本出願人は新たな提案をなした。これを第６図
に示す。内容を簡単に述べると、絶縁膜７を、チャネル
を形成すべきマスクでパターニングしく第６図（ａ））
、この絶縁膜７をマスクにチャネル領域を形成しく第６
図（ｂ））その後自己整合的にゲート電極４を形成する
（第６図（Ｃ））ということだが、最終形状は結局第６
図（ｄ）のようんになり、これでもまだ、チャネル領域
３とソース・ドレイン領域６との接合容量が大きい。又
ジャンクション耐圧は減少しない。
に示す。内容を簡単に述べると、絶縁膜７を、チャネル
を形成すべきマスクでパターニングしく第６図（ａ））
、この絶縁膜７をマスクにチャネル領域を形成しく第６
図（ｂ））その後自己整合的にゲート電極４を形成する
（第６図（Ｃ））ということだが、最終形状は結局第６
図（ｄ）のようんになり、これでもまだ、チャネル領域
３とソース・ドレイン領域６との接合容量が大きい。又
ジャンクション耐圧は減少しない。
そこで歩留りを落とさずスピードを上げる為には、チャ
ネル領域をさらに狭くすることによって、ソース・ドレ
イン領域とチャネル領域との接合容量を小さくし、ジャ
ンクション耐圧を向上させかつゲート電極がチャネル領
域上に自己整合的に作られることが重要と考えられる。
ネル領域をさらに狭くすることによって、ソース・ドレ
イン領域とチャネル領域との接合容量を小さくし、ジャ
ンクション耐圧を向上させかつゲート電極がチャネル領
域上に自己整合的に作られることが重要と考えられる。
（発明が解決しようとする問題点）
この発明は上述した従来技術の欠点を改良したもので、
チャネル領域上にゲート電極を自己整合的に形成する半
導体装置の製造方法を提供することを目的とする。
チャネル領域上にゲート電極を自己整合的に形成する半
導体装置の製造方法を提供することを目的とする。
［発明の構成］
（間居点を解決するための手段）
半導体基板上に、比較的厚めに第７絶縁膜を堆積し、チ
ャネル領域形成の為のマスク合せ、露光、現像を行なう
。この第１絶縁膜をエツチングした後、第２絶縁膜を堆
積し、異方性エツチングを行なって第１絶縁膜の側部に
第２絶縁膜を形成する。そしてこれら第１、第２絶縁膜
をマスクに、チャネル領域を形成する。その後、第２絶
縁膜のみをエツチング除去してから、ゲート材料を堆積
し第１絶縁膜をハクリすると、リフト・オフで自己整合
的にチャネル領域上にゲート電極を形成することができ
る。あるいはゲート材料を堆積した後、エツチングレー
トが同程度のレジストを塗布し、エツチングによりゲー
ト電極を形成し、第１絶縁膜をハクリすることでも自己
整合的にゲート電極を形成することが可能である。
ャネル領域形成の為のマスク合せ、露光、現像を行なう
。この第１絶縁膜をエツチングした後、第２絶縁膜を堆
積し、異方性エツチングを行なって第１絶縁膜の側部に
第２絶縁膜を形成する。そしてこれら第１、第２絶縁膜
をマスクに、チャネル領域を形成する。その後、第２絶
縁膜のみをエツチング除去してから、ゲート材料を堆積
し第１絶縁膜をハクリすると、リフト・オフで自己整合
的にチャネル領域上にゲート電極を形成することができ
る。あるいはゲート材料を堆積した後、エツチングレー
トが同程度のレジストを塗布し、エツチングによりゲー
ト電極を形成し、第１絶縁膜をハクリすることでも自己
整合的にゲート電極を形成することが可能である。
（作 用）
以上のようにして作られた半導体装置は、チャネル領域
とソース・ドレイン領域との重なりがＦＥＴの寄生容量
が減るのでスピードが増加する。
とソース・ドレイン領域との重なりがＦＥＴの寄生容量
が減るのでスピードが増加する。
又、チャネルインプラ部とソースψドレイン部が接して
いないのでジャンクション耐圧が上がる。
いないのでジャンクション耐圧が上がる。
さらに、自己整合的にゲート電極が作られるので、歩留
りも向上する。
りも向上する。
（実施例）
第１図に本発明の実施例を示す。
第１図（ａ）はＰ−型半導体基板１上に素子領域と配線
領域を形成した後、熱酸化膜２を例えば２００人形成し
、第１絶縁物例えば窒化シリコン７を８０００〜１２０
００人堆積させた後、フォトマスク工程、エツチング工
程により開口を形成し、第２絶縁物例えば酸化シリコン
８を３０００人堆積させた図である。この状態で第２絶
縁物８をＣ２Ｆ８ ＋ＣＨＦ３ガスを用いたＲＩＥでエ
ツチングすると、第１図（ｂ）のごとく第１絶縁物７の
側辺に第２絶縁物８が形成される。この後、チャネル形
成の為のボロン注入を行なった所が第１図（ｅ）である
。
領域を形成した後、熱酸化膜２を例えば２００人形成し
、第１絶縁物例えば窒化シリコン７を８０００〜１２０
００人堆積させた後、フォトマスク工程、エツチング工
程により開口を形成し、第２絶縁物例えば酸化シリコン
８を３０００人堆積させた図である。この状態で第２絶
縁物８をＣ２Ｆ８ ＋ＣＨＦ３ガスを用いたＲＩＥでエ
ツチングすると、第１図（ｂ）のごとく第１絶縁物７の
側辺に第２絶縁物８が形成される。この後、チャネル形
成の為のボロン注入を行なった所が第１図（ｅ）である
。
そして、第２絶縁物８をＮＨａＦのウェットエツチング
でとりのぞくと第１図（ｄ）となる。
でとりのぞくと第１図（ｄ）となる。
この後、熱酸化膜２′を例えば２００人形成した後ゲー
ト材料４例えばポリシリコンを４０００ Ａ堆積させた
図が第１図（８）である。
ト材料４例えばポリシリコンを４０００ Ａ堆積させた
図が第１図（８）である。
この後該第１絶縁物を加熱したり酸でハクリすれば自己
整合的にゲート電極４を形成することができる。
整合的にゲート電極４を形成することができる。
この後、ゲート電極４をマスクにＰ又はＡｓをイオン注
入してソース・ドレイン６を形成する。
入してソース・ドレイン６を形成する。
これを図に示したのが第１図（ｆ）である。
また、リフト・オフが可能なほど第７絶縁物を厚く堆積
しないで自己整合的にゲート電極を形成する方法を第２
図に示す。
しないで自己整合的にゲート電極を形成する方法を第２
図に示す。
第２図（ａ）は、Ｐ−型半導体基板１上に素子領域と配
線領域を形成してから熱酸化膜２を例えば２００人形成
した後、第１絶縁物例えば窒化シリコン７を４０００〜
６０００人堆積させ、フォトマスク工程、エツチング工
程で開口を形成し、第２絶縁物、例えば酸化シリコン８
を３０００人堆積させ、ＲＩＥでエツチングした後、イ
オン注入工程によりＢをイオン注入しチャネル領域３を
形成した図である。
線領域を形成してから熱酸化膜２を例えば２００人形成
した後、第１絶縁物例えば窒化シリコン７を４０００〜
６０００人堆積させ、フォトマスク工程、エツチング工
程で開口を形成し、第２絶縁物、例えば酸化シリコン８
を３０００人堆積させ、ＲＩＥでエツチングした後、イ
オン注入工程によりＢをイオン注入しチャネル領域３を
形成した図である。
この後、ＮＨａＦで第２絶縁物８を除去し、熱酸化膜２
を′を例えば２００人形成しゲート材料４、例えばポリ
シリコンを４０００〜６０００人堆積させると第２図（
ｂ）のようになる。この後、ゲート電極とエツチングレ
ートのほぼ等しいレジストを塗布し、エツチングしたの
が第２図（Ｃ）である。そして、第１絶縁物７をハクリ
すればリフト・オフが可能なほど、第１絶縁物７を堆積
しなくても、自己整合的にゲート電極を形成できる。
を′を例えば２００人形成しゲート材料４、例えばポリ
シリコンを４０００〜６０００人堆積させると第２図（
ｂ）のようになる。この後、ゲート電極とエツチングレ
ートのほぼ等しいレジストを塗布し、エツチングしたの
が第２図（Ｃ）である。そして、第１絶縁物７をハクリ
すればリフト・オフが可能なほど、第１絶縁物７を堆積
しなくても、自己整合的にゲート電極を形成できる。
その後、Ｐ又はＡｓをイオン注入して、ソースト・レイ
ン６を形成する。第２図（ｄ）が最終形状である。
ン６を形成する。第２図（ｄ）が最終形状である。
なお、以上の実施例ではゲート電極４としてポリシリコ
ンを用いて説明したが、この他アルミニウム、ＷＳＭｏ
やそのシリサイド等ゲート材料となりうるちのなら構わ
ない。第１絶縁物、又第２絶縁物８についても同様でリ
ンガラス等でも構わない。またここでは第２絶縁物８と
してＳｉＯ２を用いた為これをハクリした後、再度、ゲ
ート絶縁物２′を形成する為に熱酸化工程を入れたが第
２絶縁物８が、５ｉ０２でなく、これをハクリしてもゲ
ート絶縁物２がそのまま残るならば熱酸化工程は省略し
てもよい。
ンを用いて説明したが、この他アルミニウム、ＷＳＭｏ
やそのシリサイド等ゲート材料となりうるちのなら構わ
ない。第１絶縁物、又第２絶縁物８についても同様でリ
ンガラス等でも構わない。またここでは第２絶縁物８と
してＳｉＯ２を用いた為これをハクリした後、再度、ゲ
ート絶縁物２′を形成する為に熱酸化工程を入れたが第
２絶縁物８が、５ｉ０２でなく、これをハクリしてもゲ
ート絶縁物２がそのまま残るならば熱酸化工程は省略し
てもよい。
また、チャネルイオン注入は基板と同等型不純物で行な
ったがＰ、Ａｓ等逆導電型不純物でもよい。更にＮチャ
ネルに限らず、ＰチャネルＭＯ３ＦＥＴに適用できるこ
とは言うまでもない。
ったがＰ、Ａｓ等逆導電型不純物でもよい。更にＮチャ
ネルに限らず、ＰチャネルＭＯ３ＦＥＴに適用できるこ
とは言うまでもない。
［発明の効果コ
以上のようにして作られたＭＯＳＦＥＴはチャネル領域
とソース・ドレイン領域の接合容量の減少から高速化が
可能となり、ジャンクション耐圧も向上する。さらに、
チャネル領域上に自己整合的にケント電極を作る烏合せ
ずれの心配がなく、断面図、第３図乃至第６図は従来例
を説明する断面図である。
とソース・ドレイン領域の接合容量の減少から高速化が
可能となり、ジャンクション耐圧も向上する。さらに、
チャネル領域上に自己整合的にケント電極を作る烏合せ
ずれの心配がなく、断面図、第３図乃至第６図は従来例
を説明する断面図である。
１・・・半導体基板 ２・・・酸化膜 ３・・・チャネ
ル領域、４・・・ゲート電極 ５・・・ゲート電極バタ
ーニング用レジスト ６・・・拡散領域 ７・・・第１
絶縁膜 ８・・・第２絶縁膜
ル領域、４・・・ゲート電極 ５・・・ゲート電極バタ
ーニング用レジスト ６・・・拡散領域 ７・・・第１
絶縁膜 ８・・・第２絶縁膜
Claims (2)
- （１）半導体基板上に第１絶縁膜を形成し、チャネル領
域を形成すべきマスクによって、前記第１絶縁膜をパタ
ーニングしてから、第２絶縁膜を堆積し、異方性エッチ
ングを行うことによって前記第１絶縁膜の側辺に前記第
２絶縁膜を形成し、これらの絶縁膜をマスクとしてチャ
ネル領域を形成し、その後前記第２絶縁膜を除去した後
、ゲート材料を堆積し前記第１絶縁膜を除去することに
よって自己整合的にチャネル領域上にゲート電極を形成
することを特徴とする半導体装置の製造方法。 - （２）ゲート材料を堆積した後、エッチバックを使用し
てから、第１絶縁膜を除去することによってゲート電極
を形成することを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27513986A JPS63129664A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27513986A JPS63129664A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129664A true JPS63129664A (ja) | 1988-06-02 |
Family
ID=17551232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27513986A Pending JPS63129664A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129664A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204469A (ja) * | 1991-05-15 | 1994-07-22 | Gold Star Electron Co Ltd | 電界効果トランジスタおよびその製造方法 |
| US6077747A (en) * | 1997-08-26 | 2000-06-20 | Nec Corporation | Method of manufacturing semiconductor device |
| EP1054450A3 (en) * | 1999-05-18 | 2001-02-07 | Hiroshima University | MOSFET semiconductor device with highly doped barrier region |
-
1986
- 1986-11-20 JP JP27513986A patent/JPS63129664A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204469A (ja) * | 1991-05-15 | 1994-07-22 | Gold Star Electron Co Ltd | 電界効果トランジスタおよびその製造方法 |
| US6077747A (en) * | 1997-08-26 | 2000-06-20 | Nec Corporation | Method of manufacturing semiconductor device |
| EP1054450A3 (en) * | 1999-05-18 | 2001-02-07 | Hiroshima University | MOSFET semiconductor device with highly doped barrier region |
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