JPS62193281A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62193281A JPS62193281A JP3388886A JP3388886A JPS62193281A JP S62193281 A JPS62193281 A JP S62193281A JP 3388886 A JP3388886 A JP 3388886A JP 3388886 A JP3388886 A JP 3388886A JP S62193281 A JPS62193281 A JP S62193281A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術的分野〕
この発明は、拡散領域上に、自己整合的にゲート電極を
形成する半導体装ｉ虎の製造方法に関する。
形成する半導体装ｉ虎の製造方法に関する。
従来の技術においては、マスク合せの精度の限界から、
拡散領域上にゲー｝を極を形成するのが離し〈、チャネ
ル傾城を形成するためのマスクには、精度分の余裕をも
たせなくてはならなかった。
拡散領域上にゲー｝を極を形成するのが離し〈、チャネ
ル傾城を形成するためのマスクには、精度分の余裕をも
たせなくてはならなかった。
この様子を図で説明する。第３図は、従来技術の例で、
第３図（ａ）では基板１上に酸化膜２ｔｌ−形成し素子
領域と配線領域を分離しＣある。第３図（ｂ）は、マス
ク合せ，露光，現像工程をへてチャネル領域３を形成し
レジストをハクリした所である。
第３図（ａ）では基板１上に酸化膜２ｔｌ−形成し素子
領域と配線領域を分離しＣある。第３図（ｂ）は、マス
ク合せ，露光，現像工程をへてチャネル領域３を形成し
レジストをハクリした所である。
第３図（Ｃ）は酸化膜２上にゲート材料４を堆積し、さ
らにレジスト５を塗布し、マスク合せ．露光。
らにレジスト５を塗布し、マスク合せ．露光。
現像工程を終了した所である。第３図（０は、マスク合
せが適正に行なわれた例である。さらに第３図（ｄ）は
、ゲート電極４をエツチングし、さらにレジスト５をハ
クリした断面図である。
せが適正に行なわれた例である。さらに第３図（ｄ）は
、ゲート電極４をエツチングし、さらにレジスト５をハ
クリした断面図である。
第４図（ａ）は、マスク合せが適正に行なわれなかった
例で第４図（１））は、上記工程終了時の断［百図であ
る。従来は、このような形状をさけるため、第５図（ａ
）のようにチャネル領域３を余裕をもたせて形成せねば
ならなかったが、この場合、第５図中）のようにソース
・ドレイン拡散領域６を形成した際、チャネル領域３と
ソース・ドレイン領域６との容量が大きく、回路におけ
るスピードが落ちる原因となっていた◎ そこで、スピードを上げるためには、チャネル領域上に
自己整合的にゲート電極を形成することが重要であると
考えられる。
例で第４図（１））は、上記工程終了時の断［百図であ
る。従来は、このような形状をさけるため、第５図（ａ
）のようにチャネル領域３を余裕をもたせて形成せねば
ならなかったが、この場合、第５図中）のようにソース
・ドレイン拡散領域６を形成した際、チャネル領域３と
ソース・ドレイン領域６との容量が大きく、回路におけ
るスピードが落ちる原因となっていた◎ そこで、スピードを上げるためには、チャネル領域上に
自己整合的にゲート電極を形成することが重要であると
考えられる。
この発明は上述した従来技術の欠点を改良したもので、
拡散領域上にゲート電極を自己整合的に形成する半導体
装置の製造方法を提供することを目的とする。
拡散領域上にゲート電極を自己整合的に形成する半導体
装置の製造方法を提供することを目的とする。
半導体基板上に、比較的厚めに絶縁膜を堆積し、チャネ
ル領域形成の為のマスク合せ、露光、現像を行なう。こ
の絶縁膜をエツチングし、これをマスクにチャネル領域
を形成する。その後、ゲート材料を堆積し、絶縁膜をハ
クリすると、リフト・オフで自己整合的にチャネル領域
上にゲート電極を形成することができる。あるいは、ゲ
ート材料を堆積した後、エツチングレートが同程度のレ
ジストを塗布し、エッチパックによりゲート電極を形成
し、絶縁物をハクリすることでも自己整合的にゲート′
ｉｌ！極を形成することが可能である。
ル領域形成の為のマスク合せ、露光、現像を行なう。こ
の絶縁膜をエツチングし、これをマスクにチャネル領域
を形成する。その後、ゲート材料を堆積し、絶縁膜をハ
クリすると、リフト・オフで自己整合的にチャネル領域
上にゲート電極を形成することができる。あるいは、ゲ
ート材料を堆積した後、エツチングレートが同程度のレ
ジストを塗布し、エッチパックによりゲート電極を形成
し、絶縁物をハクリすることでも自己整合的にゲート′
ｉｌ！極を形成することが可能である。
以上の工程によって作られたデバイスは、チャネル領域
と、ソース・ドレインの拡散領域との間の容量を低減で
き、従来の方法により作られたデバイスに比べ、スピー
ドを改善することができる。
と、ソース・ドレインの拡散領域との間の容量を低減で
き、従来の方法により作られたデバイスに比べ、スピー
ドを改善することができる。
また、自己整合的にゲート電極を作ることにより歩留り
も向上する。
も向上する。
第１図に本発明の実施例を示す。
第１図（ａ）はＰ−ｆｉ半導体基板１上に熱酸化膜２を
例えば２００λ形成した後、絶縁物例えば窒化シリコン
７を８０００〜ｒｚｏｏｏ！堆積させた後、フォトマス
ク工程、エツチング工程、により開口を形成し、ポロン
（Ｉ３）のイオン注入工程により、チャネル領域３を形
成し死因である。
例えば２００λ形成した後、絶縁物例えば窒化シリコン
７を８０００〜ｒｚｏｏｏ！堆積させた後、フォトマス
ク工程、エツチング工程、により開口を形成し、ポロン
（Ｉ３）のイオン注入工程により、チャネル領域３を形
成し死因である。
この後ゲート材料、例えばポリシリコン４を４０００又
堆積させた図が第１図（ｂ）である。
堆積させた図が第１図（ｂ）である。
この後、該絶縁物７をハクリすれば、自己整合的にゲー
ト電極４を形成することができる〇この後、ゲート電極
４をマスクにＰ又はＡｓ をイオン注入してソース・ド
レイン８，９を形成する。
ト電極４を形成することができる〇この後、ゲート電極
４をマスクにＰ又はＡｓ をイオン注入してソース・ド
レイン８，９を形成する。
これを図で示すと、第１図（Ｃ）のようになる。
また、リフト・オフが可能なｔｌど絶縁物を厚く堆積し
ないで自己整合的にゲート電極を形成する方法を第２図
に示す。
ないで自己整合的にゲート電極を形成する方法を第２図
に示す。
第２図（ａ）はＰ−型半導体基板１上に熱酸化膜２を例
えば２００＾形成した後、絶縁物例えば窒化シリコン７
を４０００〜６０００＾堆積させ、フォトマスク工程、
エツチング工程、で開口を形成し、イオン注入工程によ
りＢをイオン注入１−、チャネル領域３を形成した図で
ある。
えば２００＾形成した後、絶縁物例えば窒化シリコン７
を４０００〜６０００＾堆積させ、フォトマスク工程、
エツチング工程、で開口を形成し、イオン注入工程によ
りＢをイオン注入１−、チャネル領域３を形成した図で
ある。
この後、ゲート材料４例えばポリシリコンを４ｏｏｏＡ
堆積させると第２図（ｂ）のようになる。この後、ゲー
ト電極とエツチングレートがほぼ等しいレジストを塗布
し、エッチバックしたのが、第２図（ｃ）である。そし
て、絶縁物７をハクリすれば、リフト・オフが可能なほ
ど、絶縁物７を堆積しなく−ｒも、自己整合的にゲート
電極を形成できる。
堆積させると第２図（ｂ）のようになる。この後、ゲー
ト電極とエツチングレートがほぼ等しいレジストを塗布
し、エッチバックしたのが、第２図（ｃ）である。そし
て、絶縁物７をハクリすれば、リフト・オフが可能なほ
ど、絶縁物７を堆積しなく−ｒも、自己整合的にゲート
電極を形成できる。
その後、Ｐ又はＡｓをイオン注入してソース、ドレイン
８，９を形成する。第２図（ｄ）が最終形状である０ なお、以上の実施例ではゲート電極４として、ポリシリ
コンを用いて説明したが、この他、アルミニウム、 Ｗ
、 Ｍｏやそのシリサイド等、ゲートの材料となりうる
ものなら構わない。絶縁膜７についても同様で、リンガ
ラス等でもかまわない。
８，９を形成する。第２図（ｄ）が最終形状である０ なお、以上の実施例ではゲート電極４として、ポリシリ
コンを用いて説明したが、この他、アルミニウム、 Ｗ
、 Ｍｏやそのシリサイド等、ゲートの材料となりうる
ものなら構わない。絶縁膜７についても同様で、リンガ
ラス等でもかまわない。
また、チャネルイオン注入は基板と同導電量不純物で行
なったが、Ｐ、 Ａｓ等同導電型不純物でもよい。更に
Ｎチャネルに限らすＰチャネルＭＯ８ＰＥＴに適用でき
ることは言うまでもない。
なったが、Ｐ、 Ａｓ等同導電型不純物でもよい。更に
Ｎチャネルに限らすＰチャネルＭＯ８ＰＥＴに適用でき
ることは言うまでもない。
第１図、第２図は本発明の詳細な説明する断面図、第３
図、第４図、第５図は従来例を説明する断面図であるＯ １・・・半導体装置 ２・・・酸化膜 ３ ・チャネル領域 ４ ・・・ ゲ − ト ７Ｐ仁極 ５・・・ケート１！極バターニング用レジスト６・・・
拡散領域 ７・・絶縁膜 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （ｂ） （Ｃ） 第１図 （ａ） （Ｃ） （ｄ） 第２図 （ａ） （（） （ａ）（ｄ）
（ｂ）第３゜ 第
４図
図、第４図、第５図は従来例を説明する断面図であるＯ １・・・半導体装置 ２・・・酸化膜 ３ ・チャネル領域 ４ ・・・ ゲ − ト ７Ｐ仁極 ５・・・ケート１！極バターニング用レジスト６・・・
拡散領域 ７・・絶縁膜 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （ｂ） （Ｃ） 第１図 （ａ） （Ｃ） （ｄ） 第２図 （ａ） （（） （ａ）（ｄ）
（ｂ）第３゜ 第
４図
Claims (2)
- （１）半導体基板上に絶縁膜を形成し、チャネル領域を
形成すベきマスクによって、前記絶縁膜をパターニング
してから、この絶縁膜をマスクとしてチャネル領域を形
成し、その後前記絶縁膜にゲート材料を堆積し、前記絶
縁膜を除去することによって自己整合的にチャネル領域
上にゲート電極を形成することを特徴とする半導体装置
の製造方法。 - （２）ゲート材料を堆積した後、エッチバックを使用し
てから、絶縁膜を除去することによってゲート電極を形
成することを特徴とする前記特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3388886A JPS62193281A (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3388886A JPS62193281A (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62193281A true JPS62193281A (ja) | 1987-08-25 |
Family
ID=12399067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3388886A Pending JPS62193281A (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62193281A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239633A (ja) * | 1989-02-02 | 1990-09-21 | Smc Standard Microsyst Corp | サブミクロンシリコンゲートｍｏｓｆｅｔの製造方法 |
-
1986
- 1986-02-20 JP JP3388886A patent/JPS62193281A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239633A (ja) * | 1989-02-02 | 1990-09-21 | Smc Standard Microsyst Corp | サブミクロンシリコンゲートｍｏｓｆｅｔの製造方法 |
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