JPS61214472A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS61214472A JPS61214472A JP5326385A JP5326385A JPS61214472A JP S61214472 A JPS61214472 A JP S61214472A JP 5326385 A JP5326385 A JP 5326385A JP 5326385 A JP5326385 A JP 5326385A JP S61214472 A JPS61214472 A JP S61214472A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体素子の製造方法に係り、詳しくは、Ｍ
ＯＳ ＦＥＴのＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ ）構造の製造方法に関する。
ＯＳ ＦＥＴのＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ ）構造の製造方法に関する。
（従来の技術）
従来のＭＯＳ ＦＥＴのＬＤＤ構造の製造方法を第２図
、第３０図および第４図に示す。
、第３０図および第４図に示す。
第２図は第１の方法で、Ｉ ＥＤＭ’ ８３ Ｐ３９２
−３９５に示されている。この方法は、第２図（ａ）に
示すように、ゲート電極１をマスクとしてリンＰをイオ
ン注入することにより、シリコン基板２のソース・ドレ
イン形成領域の全体にｎ一層３を浅く形成し、その後、
第２図（ｂ）に示すようにゲート電極ｌの側壁に、ＣＶ
Ｄ Ｓｉｎ、膜からなるサイドウオール４をＲＩＥ（リ
アクティブイオンエツチング）を用いて形成した後、そ
のサイドウオール４および前記ゲート電極１をマスクと
してヒ素Ａｓをイオン注入することにより、前記ソース
・ドレイン形成領域中、ゲート電極ｌから離れた部分に
ｎ＋層５を深く形成するものである。
−３９５に示されている。この方法は、第２図（ａ）に
示すように、ゲート電極１をマスクとしてリンＰをイオ
ン注入することにより、シリコン基板２のソース・ドレ
イン形成領域の全体にｎ一層３を浅く形成し、その後、
第２図（ｂ）に示すようにゲート電極ｌの側壁に、ＣＶ
Ｄ Ｓｉｎ、膜からなるサイドウオール４をＲＩＥ（リ
アクティブイオンエツチング）を用いて形成した後、そ
のサイドウオール４および前記ゲート電極１をマスクと
してヒ素Ａｓをイオン注入することにより、前記ソース
・ドレイン形成領域中、ゲート電極ｌから離れた部分に
ｎ＋層５を深く形成するものである。
第３図は第２の方法で、Ｉ ＥＤＭ’ ８３ Ｐ２３７
−２４１に示されている。この方法は、第３図（Ｊｌ）
に示すように、ゲート電極１１の周囲に厚くレジストパ
ターン１２を形成した状態で、そのレジストパターン１
２およびゲート電極１１をマスクとしてヒ素をイオン注
入することにより、シリコン基板１３のソース・ドレイ
ン形成領域中、ゲート電極１１から離れた部分にｎ＋層
１４を深く形成し、次に第３図（ｂ）に示すようにレジ
ストパターン１２を除去した上でゲート電極１１をマス
クとしてリンをイオン注入することにより、前記ソース
・ドレイン形成領域中、ゲート電極１１と隣接する部分
にｎ″″層工５を浅く形成するものである。
−２４１に示されている。この方法は、第３図（Ｊｌ）
に示すように、ゲート電極１１の周囲に厚くレジストパ
ターン１２を形成した状態で、そのレジストパターン１
２およびゲート電極１１をマスクとしてヒ素をイオン注
入することにより、シリコン基板１３のソース・ドレイ
ン形成領域中、ゲート電極１１から離れた部分にｎ＋層
１４を深く形成し、次に第３図（ｂ）に示すようにレジ
ストパターン１２を除去した上でゲート電極１１をマス
クとしてリンをイオン注入することにより、前記ソース
・ドレイン形成領域中、ゲート電極１１と隣接する部分
にｎ″″層工５を浅く形成するものである。
第４図は第３の方法で、ＩＥＥＥ Ｖｏｌ、 ＥＤＬ−
３（１９８２） Ｐ２Ｏ−４２に示されている。この方
法は、第４図（＆）に示すように、ポリシリコンゲート
電極２１をマスクとするリンのイオン注入により、シリ
コン基板２２のソース・ドレイン形成領域の全体にｎ一
層２３を浅く形成した後、熱酸化を行うことにより第４
図（ｂ）に示すように、ポリシリコンゲート電極２１の
周囲には厚く、また基板２２の表面には薄く酸化膜２４
を形成し、その後、ポリシリコンゲート電極２１および
その周囲の厚い酸化膜２４をマスクとしてヒ素をイオン
注入することにより。
３（１９８２） Ｐ２Ｏ−４２に示されている。この方
法は、第４図（＆）に示すように、ポリシリコンゲート
電極２１をマスクとするリンのイオン注入により、シリ
コン基板２２のソース・ドレイン形成領域の全体にｎ一
層２３を浅く形成した後、熱酸化を行うことにより第４
図（ｂ）に示すように、ポリシリコンゲート電極２１の
周囲には厚く、また基板２２の表面には薄く酸化膜２４
を形成し、その後、ポリシリコンゲート電極２１および
その周囲の厚い酸化膜２４をマスクとしてヒ素をイオン
注入することにより。
前記ソース・ドレイン形成領域中、ゲート電極２１から
離れた部分にｎ＋層２５を深く形成するものである。
離れた部分にｎ＋層２５を深く形成するものである。
（発明が解決しようとする問題点）
しかるに、上記従来の方法では次のような欠点があった
。まず、第２図の第１の方法では、ＣＶＤ５ｉｎ、膜よ
シなるサイドウオール４（ｎ＋層（高濃度層）とｎ一層
（低濃度層）のスペーサ）を形成する際のＲＩＥにおい
て、エツチング終点の検出がむずかしく、サイドウオー
ル４（前記スペーサ）延いてはＬＤＤ構造を高精度に得
ることがむずかしかった。また、同一基板内のサイドウ
オール４（前記スペーサ）の均一性がとれず、同一基板
内のＬＤＤ構造の均一性がとれなかった。次に、第３図
の第２の方法では、同じくスペーサとしてのレジストパ
ターン１２を得るためにマスク合わせが必要となる。次
に、第４図の第３の方法では、熱酸化により酸化膜２４
を形成した時に、ｎ一層囚の深さが変化するので、接合
深さの制御がむずかしい。
。まず、第２図の第１の方法では、ＣＶＤ５ｉｎ、膜よ
シなるサイドウオール４（ｎ＋層（高濃度層）とｎ一層
（低濃度層）のスペーサ）を形成する際のＲＩＥにおい
て、エツチング終点の検出がむずかしく、サイドウオー
ル４（前記スペーサ）延いてはＬＤＤ構造を高精度に得
ることがむずかしかった。また、同一基板内のサイドウ
オール４（前記スペーサ）の均一性がとれず、同一基板
内のＬＤＤ構造の均一性がとれなかった。次に、第３図
の第２の方法では、同じくスペーサとしてのレジストパ
ターン１２を得るためにマスク合わせが必要となる。次
に、第４図の第３の方法では、熱酸化により酸化膜２４
を形成した時に、ｎ一層囚の深さが変化するので、接合
深さの制御がむずかしい。
この発明は上記の点に鑑みなされたもので、その目的は
、従来の欠点を一掃してＬＤＤ構造を製造できる半導体
素子の製造方法を提供することにある。
、従来の欠点を一掃してＬＤＤ構造を製造できる半導体
素子の製造方法を提供することにある。
（問題点を解決するための手段）
この発明の方法では、第１導電型の半導体基板あるいは
半導体層のゲート形成領域上にゲート酸化膜およびゲー
ト電極を形成した後、同基板あるいは半導体層のソース
・ドレイン形成領域表面に窒化膜を形成し、その窒化膜
を耐酸化マスクとして前記ゲート電極の表面を選択的に
酸化することにより、ゲート電極の周囲に厚く酸化膜を
形成し、その酸化膜およびゲート電極をマスクとして前
記基板あるいは半導体層に不純物を注入することにより
、前記ソース・ドレイン形成領域中、前記ゲート電極か
ら離れた部分に第２導電型の高濃度層を深く形成し、そ
の後に前記酸化膜を除去し、その上で前記ゲート電極を
マスクとして前記基板あるいは半導体層に不純物を再度
注入することにより、前記ソース・ドレイン形成領域中
、前記ゲート電極と隣接する部分に第２導電型の低濃度
層を浅く形成するものである。
半導体層のゲート形成領域上にゲート酸化膜およびゲー
ト電極を形成した後、同基板あるいは半導体層のソース
・ドレイン形成領域表面に窒化膜を形成し、その窒化膜
を耐酸化マスクとして前記ゲート電極の表面を選択的に
酸化することにより、ゲート電極の周囲に厚く酸化膜を
形成し、その酸化膜およびゲート電極をマスクとして前
記基板あるいは半導体層に不純物を注入することにより
、前記ソース・ドレイン形成領域中、前記ゲート電極か
ら離れた部分に第２導電型の高濃度層を深く形成し、そ
の後に前記酸化膜を除去し、その上で前記ゲート電極を
マスクとして前記基板あるいは半導体層に不純物を再度
注入することにより、前記ソース・ドレイン形成領域中
、前記ゲート電極と隣接する部分に第２導電型の低濃度
層を浅く形成するものである。
（作用）
このような方法では、ゲート電極周囲の酸化膜が、高濃
度層と低濃度層のスペーサとなるが、このスペーサを熱
酸化によりセルファラインにより形成できる。また、こ
のスペーサ形成後に高濃度層および低濃度層の形成が行
われる。
度層と低濃度層のスペーサとなるが、このスペーサを熱
酸化によりセルファラインにより形成できる。また、こ
のスペーサ形成後に高濃度層および低濃度層の形成が行
われる。
（実施例）
第１図はこの発明の一実施例を示す断面図でちる。この
図を参照して以下この発明の一実施例を説明する。
図を参照して以下この発明の一実施例を説明する。
まず第１図（ａ）において、３１はシリコン単結晶半導
体基板（以下基板と略称する）であり、この゛基板３１
上にシリコン窒化膜を耐酸化マスクとして用いる通常の
選択酸化法によりフィールド酸化膜３２を形成し、アク
ティブ領域３３とフィールド領域を分離する。
体基板（以下基板と略称する）であり、この゛基板３１
上にシリコン窒化膜を耐酸化マスクとして用いる通常の
選択酸化法によりフィールド酸化膜３２を形成し、アク
ティブ領域３３とフィールド領域を分離する。
次に、同第１図（ａ）に示すように、アクティブ領域３
３０基板３１０表面に熱酸化によってゲート酸化膜３４
を形成し、さらにその上を含む全面にポリシリコン膜３
５を形成する。このポリシリコン膜３５には、導電性を
もたせ、かつ低抵抗にするため、リンなどの不純物を熱
拡散法あるいはイオン注入法を用いてドーピングする。
３０基板３１０表面に熱酸化によってゲート酸化膜３４
を形成し、さらにその上を含む全面にポリシリコン膜３
５を形成する。このポリシリコン膜３５には、導電性を
もたせ、かつ低抵抗にするため、リンなどの不純物を熱
拡散法あるいはイオン注入法を用いてドーピングする。
次に、第１図（ｂ）に示すように、ホトリソグラフィ技
術により図示しないホトレジストをマスクとしてポリシ
リコン膜３５をエツチングする。そのエツチング後、前
記ホトレジストを除去した上で、残存のポリシリコン膜
３５をマスクとしてゲート酸化膜３４をエツチングする
。これにより、ポリシリコン膜３５およびゲート酸化Ｊ
［３４は第１図（ｂ）に示すようにゲート形成領域にの
み残り、ポリシリコン膜３５はゲート電極を形成する。
術により図示しないホトレジストをマスクとしてポリシ
リコン膜３５をエツチングする。そのエツチング後、前
記ホトレジストを除去した上で、残存のポリシリコン膜
３５をマスクとしてゲート酸化膜３４をエツチングする
。これにより、ポリシリコン膜３５およびゲート酸化Ｊ
［３４は第１図（ｂ）に示すようにゲート形成領域にの
み残り、ポリシリコン膜３５はゲート電極を形成する。
しかる後、熱酸化を行うことにより、前記エツチング除
去により露出した基板３１の表面およびポリシリコン膜
３５の表面に酸化膜３６，３７を形成する。
去により露出した基板３１の表面およびポリシリコン膜
３５の表面に酸化膜３６，３７を形成する。
その場合、熱酸化は、基板３１上で約２００λ厚程度の
酸化膜３６が形成されるように行われる。この時、ポリ
シリコン膜３５０表面には、約４００〜６００λ厚程度
の酸化膜３７が形成される。
酸化膜３６が形成されるように行われる。この時、ポリ
シリコン膜３５０表面には、約４００〜６００λ厚程度
の酸化膜３７が形成される。
その次に、第１図（Ｃ）に示すように、基板３工上のｉ
化膜３６が除去される程度にウェットで全面エツチング
を行う。この時、ポリシリコン膜３５の表面には酸化膜
３７が約２００〜４００λ厚程度残る。
化膜３６が除去される程度にウェットで全面エツチング
を行う。この時、ポリシリコン膜３５の表面には酸化膜
３７が約２００〜４００λ厚程度残る。
次に、前記全面エツチングで露出した基板３１０表面、
すなわちソース・ドレイン形成領域表面に第１図（ｄ）
に示すように窒化膜３８を熱窒化で形成する。この時、
他の部分、つまり、フィールド領域およびポリシリコン
膜領域は、酸化膜３２゜３７があるため窒化されない。
すなわちソース・ドレイン形成領域表面に第１図（ｄ）
に示すように窒化膜３８を熱窒化で形成する。この時、
他の部分、つまり、フィールド領域およびポリシリコン
膜領域は、酸化膜３２゜３７があるため窒化されない。
次は、低温の水蒸気酸化によりポリシリコン膜３５を酸
化することにより、第１図（ａ）に示すようにポリシリ
コン膜３５の周囲に約２００〜４００λ厚程 ドレイン形成領域の基板３１面は、窒化膜３８で覆われ
ているため酸化されない。すなわち、前記水蒸気化酸化
は、窒化膜３８を耐酸化マスクとしてポリシリコン膜３
５０表□面に対して選択的に行われる。
化することにより、第１図（ａ）に示すようにポリシリ
コン膜３５の周囲に約２００〜４００λ厚程 ドレイン形成領域の基板３１面は、窒化膜３８で覆われ
ているため酸化されない。すなわち、前記水蒸気化酸化
は、窒化膜３８を耐酸化マスクとしてポリシリコン膜３
５０表□面に対して選択的に行われる。
その後、同第１図（６）に示すように、Ａａ＋などの不
純物を前記酸化膜３７′およびポリシリコン膜３５をマ
スクとしてイオン注入法により基板３１に注入すること
により、基板３１のソース・ドレイン形成領域中、ポリ
シリコン膜３５から離れた部分に不純物濃度ｌ〜ｓ ｘ
ｉｏ”程度のＮ＋層３９を深く形成する。
純物を前記酸化膜３７′およびポリシリコン膜３５をマ
スクとしてイオン注入法により基板３１に注入すること
により、基板３１のソース・ドレイン形成領域中、ポリ
シリコン膜３５から離れた部分に不純物濃度ｌ〜ｓ ｘ
ｉｏ”程度のＮ＋層３９を深く形成する。
しかる後、第１図（ｆ）に示すように、酸化膜３７′を
ウェットでエツチング除去する。その後、同第１図（ｆ
）に示すように、Ｐ＋などの不純物をポリシリコン膜３
５をマスクとしてイオン注入法により基板３１に注入す
ることにより、基板３１のソース・ドレイン形成領域中
、ポリシリコン膜３５と隣接する部分に不純物濃度２〜
８ Ｘ １０”＋ｙｓ−”程度のＮ一層４０を浅く形成
する。
ウェットでエツチング除去する。その後、同第１図（ｆ
）に示すように、Ｐ＋などの不純物をポリシリコン膜３
５をマスクとしてイオン注入法により基板３１に注入す
ることにより、基板３１のソース・ドレイン形成領域中
、ポリシリコン膜３５と隣接する部分に不純物濃度２〜
８ Ｘ １０”＋ｙｓ−”程度のＮ一層４０を浅く形成
する。
その後は、図示していないが、中間絶縁膜、配線用金属
パターンおよび保護用絶縁膜を公知の技術により形成し
、ＬＤＤ構造のＭＯＳ ＦＥＴを完成させる。
パターンおよび保護用絶縁膜を公知の技術により形成し
、ＬＤＤ構造のＭＯＳ ＦＥＴを完成させる。
なお、この一実施例では半導体基板３１に素子を形成し
たが、この半導体基板３１上に半導体層を成長させて、
その半導体層に同様に素子を形成してもよい。
たが、この半導体基板３１上に半導体層を成長させて、
その半導体層に同様に素子を形成してもよい。
（発明の効果）
以上詳述したように、この発明の方法では、半導体基板
あるいは半導体層のソース・ドレイン形成領域の表面に
窒化膜を形成しておいて、その窒化膜を耐酸化マスクと
してゲート電極の表面を選択的に酸化することにより、
このゲート電極の周囲に厚く酸化膜を瘉成する。そして
、その酸化膜が高濃度層と低濃度層のスペーサとなるも
のであるが、このスペーサを前記のように熱酸化で形成
することにより、この発明によればスペーサを容易に高
精度に得ることができ、延いてはＬＤＤ構造を容易に高
精度に得ることができる。また、スペーサを熱酸化で作
る場合は、同一基板内のスペーサの均一性がよく、シた
がって、同一基板内のＬＤＤ構造の均一性を高めること
ができる。また、前記酸化膜からなるスペーサは、ソー
ス・ドレイン形成領域表面の窒化膜を耐酸化マスクとし
てセルファラインで形成できるもので、したがって、マ
スク合わせが不要で作業性を改善できる。さらに、この
発明によれば、前記スペーサの形成後に高濃度層と低濃
度層の形成が行われるから、スペーサの形成が接合深さ
に悪影響を与えることがなく、接合深さの制御が容易と
なる。
あるいは半導体層のソース・ドレイン形成領域の表面に
窒化膜を形成しておいて、その窒化膜を耐酸化マスクと
してゲート電極の表面を選択的に酸化することにより、
このゲート電極の周囲に厚く酸化膜を瘉成する。そして
、その酸化膜が高濃度層と低濃度層のスペーサとなるも
のであるが、このスペーサを前記のように熱酸化で形成
することにより、この発明によればスペーサを容易に高
精度に得ることができ、延いてはＬＤＤ構造を容易に高
精度に得ることができる。また、スペーサを熱酸化で作
る場合は、同一基板内のスペーサの均一性がよく、シた
がって、同一基板内のＬＤＤ構造の均一性を高めること
ができる。また、前記酸化膜からなるスペーサは、ソー
ス・ドレイン形成領域表面の窒化膜を耐酸化マスクとし
てセルファラインで形成できるもので、したがって、マ
スク合わせが不要で作業性を改善できる。さらに、この
発明によれば、前記スペーサの形成後に高濃度層と低濃
度層の形成が行われるから、スペーサの形成が接合深さ
に悪影響を与えることがなく、接合深さの制御が容易と
なる。
このように、この発明の方法によれば、従来の欠点を一
掃でき、ＬＤＤ構造の製造技術の発展に寄与するところ
は大である。
掃でき、ＬＤＤ構造の製造技術の発展に寄与するところ
は大である。
第１図はこの発明の半導体素子の製造方法の一実施例を
示す断面図、第２図ないし第４図は従来のＭＯＳ ＦＥ
ＴのＬＤＤ構造の製造方法を示す断面図である。 ３１・・・シリコン単結晶半導体基板、３４・・・ゲー
ト酸化膜、３５・・・ポリシリコン膜、３７′・・・酸
化膜、３８・・・窒化膜％３９・・・１層、４０・・・
ｎ″″層。 第１図 ９嗅Ｊ・γし一ノー 第２図 第４図
示す断面図、第２図ないし第４図は従来のＭＯＳ ＦＥ
ＴのＬＤＤ構造の製造方法を示す断面図である。 ３１・・・シリコン単結晶半導体基板、３４・・・ゲー
ト酸化膜、３５・・・ポリシリコン膜、３７′・・・酸
化膜、３８・・・窒化膜％３９・・・１層、４０・・・
ｎ″″層。 第１図 ９嗅Ｊ・γし一ノー 第２図 第４図
Claims (1)
- 第１導電型の半導体基板あるいは半導体層のゲート形成
領域上にゲート酸化膜およびゲート電極を形成する工程
と、その後、前記基板あるいは半導体層のソース・ドレ
イン形成領域表面に窒化膜を形成する工程と、その窒化
膜を耐酸化マスクとして前記ゲート電極の表面を選択的
に酸化することにより、ゲート電極の周囲に厚く酸化膜
を形成する工程と、その酸化膜およびゲート電極をマス
クとして前記基板あるいは半導体層に不純物を注入する
ことにより、前記ソース・ドレイン形成領域中、前記ゲ
ート電極から離れた部分に第２導電型の高濃度層を深く
形成する工程と、その後、前記酸化膜を除去する工程と
、その後、前記ゲート電極をマスクとして前記基板ある
いは半導体層に不純物を注入することにより、前記ソー
ス・ドレイン形成領域中、前記ゲート電極と隣接する部
分に第２導電型の低濃度層を浅く形成する工程とを具備
してなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326385A JPS61214472A (ja) | 1985-03-19 | 1985-03-19 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326385A JPS61214472A (ja) | 1985-03-19 | 1985-03-19 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214472A true JPS61214472A (ja) | 1986-09-24 |
Family
ID=12937879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5326385A Pending JPS61214472A (ja) | 1985-03-19 | 1985-03-19 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214472A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
| US5089432A (en) * | 1990-08-17 | 1992-02-18 | Taiwan Semiconductor Manufacturing Company | Polycide gate MOSFET process for integrated circuits |
-
1985
- 1985-03-19 JP JP5326385A patent/JPS61214472A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
| US5089432A (en) * | 1990-08-17 | 1992-02-18 | Taiwan Semiconductor Manufacturing Company | Polycide gate MOSFET process for integrated circuits |
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