JPS5851431B2 - 縦型接合形電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は縦型接合形電界効果トランジスタの製造方法に
関し、特に、大きなソース・ゲート間耐圧、大きなドレ
イン・ゲート間耐圧を有し、小面積で大きなパワーが得
られ、かつ高周波特性の優れた素子を歩留り良く提供す
ることができる製造方法に関する。

第１図は、従来の代表的な縦型接合形電界効果トランジ
スタ（以後Ｖ−ＦＥＴと記す）の製造方法の製造工要工
程における素子の模式的な断面図である。

第１図ａに示すように、ドレインとなる第１の導電型を
有する半導体基板１の所定の位置に第２の導電型を有す
る不純物を選択拡散してゲート領域２、チャンネル領域
３を形成、しかる後に第１図すに示すようにゲート領域
２、チャンネル領域３を含む半導体基板１上に第１の導
電型を有する半導体層４を気相成長にて形成、その後、
第１図Ｃに示すように半導体層４に半導体表面より半導
体中に埋め込まれたゲート領域２に到達する第２の導電
型を有するゲートコンタクト領域５を形成、つづいて半
導体層４の所定の位置に高濃度の第１の導電型を有する
ソース領域６を設け、第１図ｄのようにソース領域６に
ソース電極７、ゲートコンタクト領域５にゲート電極８
、半導体基板１にドレイン電極９を被着して従来の■−
ＦＥＴが完成する。

しかるに、このような従来のＶ−ＦＥＴの製造方法にお
いては、半導体層４を気相成長させる工程、及びゲート
コンタクト領域５を形成する工程における熱処理でゲー
ト領域２も広がるため、ドレイン電流を取り出す場合に
有効なチャンネル領域３のダイス面積に対する割合は小
さくなり、大きなパワーを取り出すには大きなダイス面
積が必要となるため好ましくない。

また、半導体層４の比抵抗、厚みがばらつきやすく、チ
ャンネル領域３の制御が難かしいため出力特性の制御が
難かしいという欠点があった。

本発明は、上記のような従来のＶ−ＦＥＴの製造方法を
改良し、大きなソース・ゲート間耐圧（以後ＶＳＧＯと
記す）、大きなドレイン・ゲート間耐圧（以後ＶＤＧＯ
と記す）、優れた高周波特性を有し、かつ小さなダイス
面積で大きなパワーの得られるＶ−ＦＥＴを制御良く与
えるＶ−ＦＥＴの製造方法を提供することを目的とした
ものである。

以下、本発明を実施例により説明する。

次に、本発明によるＶ−ＦＥＴの製造方法の一実施例を
ＮチャンネルＶ−ＦＥＴを例に取り図面に添って説明す
る。

第２図は本発明の一実施例の製造主要工程における素子
の模式的な断面図である。

まず第２図ｇに示すようにＮ型のシリコンよりなる半導
体基板１１上に厚さ２０００人の多結晶シリコン膜１２
、厚さ２０００人の窒化ケイ素などよりなる窒化膜１３
を順次被着する。

つづいて、第２図すに示すように例えばフレオンガスの
プラズマエッチにより所定の位置の窒化膜１３を除去す
る。

この時、多結晶シリコン膜１２も一部除去されるが、多
結晶シリコン中の不純物の拡散速度は、単結晶シリコン
中の不純物の拡散速度の１０倍あるので、前記窒化膜を
除去した位置に残っている多結晶シリコン膜１２の厚み
のばらつきは問題にならない。

つづいて、第２図ｇに示すように窒化膜を除去した部分
を通してＰ型不純物を拡散して、ゲート領域１４、チャ
ンネル領域１５を形成する。

この拡散工程において、窒化膜１３と半導体基板１１と
の熱膨張率の差から生じるひずみは多結晶シリコン膜１
２により吸収されるため、半導体基板１１表面に欠陥が
入るのが防がれ、ＶＳＧＯ、ＶＤＧＯの劣化が少なくな
る。

つづいて、第２図ｇに示すように最外側ゲート領域の上
およびその外側の窒化膜１３を除去後、ゲート領域１４
が変化しない程度の温度の水蒸気雰囲気中にて酸化処理
をする。

このとき、露出しているシリコン、あるいは酸化膜下の
シリコンは酸化されるが窒化膜下のシリコンは酸化され
ない。

ただし、窒化膜の周辺部では横方向からの酸化膜の喰い
込みが見られる。

この酸化工程では、ゲート酸化膜１６を厚さ２μ程度に
形成することにより第２図ｇに示すように半導体基板１
１の深い位置にゲート領域１４を埋め込むことができる
。

なお、この工程で前述したように窒化膜１３下の多結晶
シリコン膜１２も横方向からの喰い込み酸化を受ける。

しかし、この工程終了時に残っている窒化膜１３下の一
部の多結晶シリコン膜１２は酸化しない状態で残るよう
にする。

つづいて、第２図ｆに示すように残っている窒化膜１３
を熱燐酸にて除去し、多結晶シリコン膜１２を介し高濃
度のＮ型不純物を浅く拡散し、Ｎ＋型のソース領域１７
を形成する。

このとき、ゲート領域１４は前記酸化工程で酸化膜下の
深い位置に形成されているためソース領域１７との距離
は犬きく、■ｓＧ。

は十分大きくすることができる。

また、窒化膜の下敷として酸化膜を使用した場合に比較
し、本発明の多結晶シリコン膜１２を使用した場合は、
窒化膜除去後に下敷酸化膜をエツチングする必要もない
ので、酸化膜を下敷とした場合のように酸化工程終了時
から高濃度Ｎ型不純物拡散工程までにゲート酸化膜１６
が大きく減少することはなく、従ってゲート・ソース間
容量が小さくなり高周波用に適す。

また、残っている多結晶シリコン膜１２を介してＮ型不
純物を拡散しているので、ソース領域１７を浅くできる
。

つづいて、所定の位置のゲート酸化膜１６を除去し、ゲ
ートコンタクト領域１８を形成後、第２図ｇに示すよう
にソース領域１７上にソース電極１９、ゲートコンタク
ト領域１８上にゲート電極２０、半導体基板１１にドレ
イン電極２１を被着、合金化してＶ−ＦＥＴは製造され
る。

この際、従来は電極を被着した後のアロイ工程において
電極金属が半導体基板へ喰い込みＶＳＧＯの劣化をまね
ていたが、本発明では多結晶シリコン膜１２を介して電
極金属を被着しているため、電極金属の半導体基板１１
への喰い込みは防止され、ＶＳＧＯの劣化は起こらず高
い歩留りを得ることができる。

上記実施例ではＮチャンネルＶ−ＦＥＴを例にとって述
べたが、ＰチャンネルＶ−ＦＥＴも同様な方法で製造出
来ることは勿論である。

以上詳述したように、本発明のＶ−ＦＥＴの製遣方法で
は、 イ、窒化ケイ素などよりなる窒化膜を酸化に対するマス
クとして使用し、ゲート領域を酸化膜下に埋め込む方式
であるためダイス面積当たりのチャンネル領域の面積は
大きく、かつその大きさは簡単に制御できるので、小さ
な素子で制御良く大パワーを取り出すことができる。

口、窒化膜と半導体基板の間に多結晶シリコン膜を設け
ているため、拡散、酸化等の工程の際、窒化膜と半導体
基板の熱膨張率により生ずるひずみが多結晶シリコン膜
により吸収されるため、半導体基板表面に欠陥が入るの
が防止でき、大きなり５ＧＯ２■ＤＧｏを得ることがで
きる。

ハ、多結晶シリコン膜を介して高濃度Ｎ型不純物拡散を
行なうため、Ｎ＋型のソース領域を浅くできるのでソー
ス・ゲート間距離を大きくでき、大きなりｓ ＧＯを得
ることができる。

二、ゲート領域を厚い酸化膜形成により半導体表面から
深い位置に設けているためソース・ゲート間距離を大き
くでき、大きなＶＳＧＯを得ることができる。

ホ、窒化膜と半導体基板の間に酸化膜でなく多結晶シリ
コン膜を設けているので、酸化工程終了時以後のゲート
酸化膜の減少はほとんど無視できるため、厚いゲート酸
化膜を設けることができ、ソース・ゲート間容量を小さ
くできるので高周波特性を適す。

等の効果がある。

以上の説明においては、酸化に対するマスクとして窒化
膜を使用する場合について述べたが、耐拡散マスク効果
および耐酸化マスク効果を有するものであれば、他の絶
縁膜であってもよい。

【図面の簡単な説明】

第１図ａ＝ｄは従来の代表的な縦型接合形電界効果トラ
ンジスタの製造方法の主要工程における素子の模式的な
断面図、第２図ａ”−ｇは本発明の実施例である縦型接
合形電界効果トランジスタの製造方法の主要工程におけ
る素子の模式的な断面図である。 図において、１１は半導体基板、１２は多結晶シリコン
膜、１３は窒化膜、１４はゲート領域、１５はチャンネ
ル領域、１６はゲート酸化膜、１７はソース領域、１８
はゲートコンタクト領域、１９はソース電極、２０はゲ
ート電極、２１はドレイン電極である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電型を有する半導体基板の第１の主面上に
   多結晶シリコン膜を被着させる工程、上記多結晶シリコ
   ン膜上に耐拡散マスク効果および耐酸化マスク効果を有
   する絶縁膜を被着させる工程、所定の位置の上記絶縁膜
   を除去する工程、上記絶縁膜を除去した位置から上記半
   導体基板へ第２の導電型の不純物を導入してゲート領域
   を形成する工程、上記ゲート領域の外側の上記半導体基
   板上の上記絶縁膜を除去する工程、上記ゲート領域の表
   面および上記ゲート領域の外側の半導体基板の表面をそ
   れらの上の上記多結晶シリコン膜と共に酸化する工程、
   残存する上記絶縁膜を除去してその下の上記半導体基板
   へ残存する多結晶シリコン膜を介して第１の導電型の不
   純物を高濃度に導入してソース領域を形成する工程、な
   らびに上記ソース領域、上記ゲート領域、および上記半
   導体基板の上記第１の主面とは反対側の第２の主面にそ
   れぞれソース電極、ゲート電極およびドレイン電極を被
   着させる工程を備えた縦型接合形電界効果トランジスタ
   の製造方法。 ２ 絶縁膜が窒化ケイ素膜であることを特徴とする特許
   請求の範囲第１項記載の縦型接合形電界効果トランジス
   タの製造方法。