JPS63133679A - 横型接合形電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、横型接合形電界効果トランジスタ〈横型ＪＦ
Ｅｉ）に関するもので、特にゲート容量を低減する構造
に係るものである。

（従来の技術） 横型Ｊ　　ＦＥＴは低周波雑音が少なく、高入力インピ
ーダンス等の特性を有し、音声増幅器（Ａｕｄｉｏ　　
Ａｍｐｌｉｆｉｅｒ）の初段増幅器等に使用すしている
。　第３図に従来の横型Ｊ　　ＦＥｒの一例を示す。　
１はＮ型表面基板である。　ただし表面基板は、Ｊ　　
ＦＥＴのチャネルを含みソース、ドレイン、ゲート層が
形成される半導体基板の表面層の部分をいい、例えば基
板上に気相成長により又は基板に拡散により形成される
。　２は酸化膜、５はゲート電極である。　８は高濃度
のＰ＋ゲート層、９．１０はそれぞれ高濃度のＮ′″ド
レイン及びＮ＋ソースである。　Ｎ型表面基板１とＰ＋
ゲート層８とはゲート接合Ｐ”Ｎを形成する。

ゲート層８下部の表面基板１内（チャネルと呼ばれる）
を経てドレイン９からソース１０に流れる電流は、ゲー
ト電極５に印加される電圧により制御される。　通常の
動作状態では、Ｐ“Ｎ接合は逆バイアスされるのでゲー
ト電流は殆ど０に近く、このためゲート電極端子Ｇとソ
ース電極端子Ｓとの間のインピーダンス即ち入力インピ
ーダンスは高い値となり、増幅器等として使用する場合
の好ましい特性となっている。　しかしながら動作状態
では、ゲート接合の空乏層による容量が存在し、このゲ
ート接合容量の一部はゲート・ソース間に挿入され、入
力容量として作用する。　これによりＪＦＥＩ−の高入
力インピーダンス特性は損われ、ｈ特性等にも悪い効果
を及ぼすので、入力容量の低減化は重要な問題となって
いる。

これまでは、プレーナ技術を用い、ゲート層８の拡散口
を設け、そこから不純物の等方向拡散を行ってＰ＋ゲー
ト層８を形成していた。　入力容量低減化のためゲート
層８の横方向の長さ即ちゲート長を短縮したり、或いは
ゲート層とソース、ドレインとが交互に配列される素子
においてはそのゲートピッチを短縮する等によりゲート
接合面積を小ざくするよう務めてきた。

（発明が解決しようとする問題点） 従来技術ではゲート層は平面基板に等方向拡散を行って
形成しているが、ゲート拡散日長を短くしても実際の容
量に関係するゲート長はゲート拡散日長の数倍長くなっ
てしまう。　又ゲート層の拡散深さが深くなるにつれて
、ゲート長と拡散０長との比は大きくなり、ゲート長は
長くなる。

このためゲート接合容量は増え、入力容量の低減にはあ
まり効果を発揮しなかった。

本発明の目的は、前記問題点を改善し、ゲート接合容量
を低減し、横型Ｊ　　ＦＥＴの入力容量を減少すると共
にゲート・ドレイン間容量の低下を図り、特性が良く且
つ微細化に適した構造の横型Ｊ　　ＦＥＩを提供するこ
とである。

［発明の構成］ （問題点を解決するための手段と作用）本発明は、半導
体基板の表面層の一部分に形成されるゲート層と、この
ゲート層の側面に接する表面層の他の一部分に埋め込ま
れ、且つ基板表面からの深さが、ゲート層の基板表面か
らの深さと実質的に等しい絶縁物層とを具備することを
特徴とする横型接合形電界効果トランジスタ（横型ＪＦ
ＥＴ）である。

本発明のＪ　　ＦＥＴは、上記の通りゲート層の側面を
絶縁物で覆うので、従来の等方向拡散によるゲート層の
側面の拡がりと、側面ゲートのゲート接合を排除するこ
とができる。　これにより実効ゲートはゲート層の底面
部分だけとなり、ゲート層の接合面積は減少し、ゲート
接合容量は低減され、Ｊ　　ＦＵ：Ｔの入力容量及びゲ
ート・ドレイン間容儀も減少する。

又絶縁物層（例えば酸化物層）を埋め込みとするので、
所望によりゲート層表面と絶縁物層表面との間の段差を
なくすることが可能である。　これにより基板表面が平
坦化され、ゲート電極又はゲート配線電極は段差のない
平坦な電極となり微細化に適した構造となり、望ましい
実施態様である。　又ゲート層の不純物拡散源として不
純物をドープした多結晶シリコン膜を使用し、その後こ
の膜をゲート電極又はゲート配線電極とすることが可能
で好ましい実施態様である。

（実施例） 本発明の実施例を浅い接合ゲート（ＳｈａｌｌｏｗＪｕ
ｎｃｔｉｏｎ　　（０，３〜０．６μｍ）　Ｇａｔｅ　
）の横型Ｊ　　ＦＥＩについて第１図及び第２図を参照
して説明する。

第１図はこのＪ　　ＦＥＴの断面図で、Ｎ型表面基板２
１にＰ＋ゲート層２８とＮ＋ドレイン２９、Ｎ＋ソース
３０が交互に配列され、その間にＰ＋ゲート層２８と同
程度の深さに酸化物層（ＳｉＯ２）２２が埋め込まれて
いる。　Ｐ＋ゲート層２８の表面と酸化物層２２の表面
とは殆ど段差がなく、Ｐ＋ゲート層２８に接して平面状
態のゲート電極２５が設けられる。　ゲート電極２５は
Ｐ＋ゲート層の不純物拡散源として使用された不純物（
ボロン）をドープした多結晶シリコンから成っている。

第２図はこのＪ　　ＦＥＴの製造方法を説明するための
断面図である。　まず不純物密度８Ｘ１０”ａｔｏｍｓ
　／ｃｍ３のＮ型表面基板２１を熱酸化して厚さ約１０
００Ｘのシリコン酸化膜２２ａを形成し、その上部にシ
リコン窒化膜２３をＣＶＤ等により厚さ約１０００Ｘ堆
積する。　次にゲート層及びドレイン、ソースの各高濃
度層の形成予定領域上の酸化膜、窒化膜を残すようなレ
ジストパターン２４ａを形成する（同図（ａ　）参照）
。　次に異方向エツチングにより開口部の窒化膜２３、
酸化膜２２ａを除去し、更に表面基板２１を深さ約３０
００人連続してエツチングする（同図（ｂ）参照）。

次にレジスト２４ａを剥離後、ウェット酸素雰囲気中で
熱酸化を行い１ツざ約４０００人の酸化膜を形成′　す
る。　窒化膜による選択酸化によりエツチングした前記
表面基板に酸化物層２２が埋め込まれる（第２図（Ｃ）
参照）。　その後窒化膜２３をエツチング除去すると、
表面基板２１の上部は酸化物層２２によりほぼ平坦化さ
れる。　次にレジストパターニングして、高濃度のドレ
イン及びソース形成予定領域の表面基板上の酸化物層を
レジスト２４ｂで覆い、異方向エツチングにより高濃度
のゲート層となるｕ上の酸化膜をその表面基板が露出す
るまでエツチングする（第２図（ｄ　）参照）。　次に
レジスト２４ｂを剥離後、ボロン（Ｂ）密度１ｘ　１０
１０２０ａｔｏ　／ｃｍ’以上の多結晶シリコン膜を堆
積し、これをパターニングして、高濃度ゲート層となる
表面基板上に不純物ドープの多結晶シリコン２５を残す
（第２図（ｅ）参照）。

次にその上面にＣＶＤ等により厚さ約６０００Ｘの酸化
膜２６を形成し、ソース及びドレインのコンタクトボー
ルを開ける。　そしてＰＯＣｌ　３と０２とを炉中で反
応させることにより表面基板にリン（Ｐ）をドープし、
Ｎ＋ソース３０及びＮ＋ドレイン２９（不純物濃度ＩＸ
　１０１０２０ａｔｏ　、／　Ｃｍ３程度）を拡散形成
すると同時に、ゲート拡散（深さ０．３μｍ）を行いゲ
ート層２８を形成して第１図に示すＪ　　ＦＥＴが得ら
れる。

前記構造のＪ　　ＦＥＴでは、Ｐ＋ゲート層の側面は酸
化膜で覆われ、ゲート接合は形成されない。

したがって従来のＪ　　ＦＥＴのゲート層側面の接合容
量は排除され、その側面容量は、ゲート電極及びＰ＋ゲ
ート層側面が、酸化物層を介してＮ型表面基板１との間
に形成するＭＯ８分布容量だけとなり、その値は非常に
小さい。　これによりゲート・ソース間の入力容量及び
ドレイン・ゲート間の容聞くソース接地の場合には帰還
容量、ゲート接地の場合には出力容量と呼ばれる）は大
幅に低減される。　又ゲート接合のうち、チャネルに対
するコンダクタンス制御作用の小さい側面部分の接合を
排除したのでゲート効率も上がる。

又表面基板に埋め込まれる酸化物層は高濃度のソース又
はドレインの側面に必ずしも接する必要はなく、又酸化
物層が表面基板面より突出していても本発明の効果は得
られる。　しかしながら酸化物層が埋め込まれるので本
実施例のように酸化物層の表面とＰ＋ゲート層表面との
間の段差をなくすることができ、ゲート電極は段差のな
い平坦な電極となり、微細化による段差部の抵抗増もな
く、微細化に適した構造となり望ましい実施態様である
。

なお前記実施例においてはＮチャネル型のＪＦＥＴにつ
いて説明したが、Ｐチャネル型としてもＰとＮを入れ換
えるるたけて同様である。

［発明の効果］ 以上詳述したように、本発明においてはＪＦＥＴのゲー
ト層側面に接して絶縁物層を設けるので、従来のＪ　　
ＦＥＴに比しゲート層側面の接合容量が排除されるので
、入力容量及び帰還容量（或いは出力容量）が低減され
る。　従来技術では入力容量を低減させる方法として、
ゲート長を短くし集積度を上げて微細化を図ることであ
ったが、本発明を用いると従来はどの微細化をしなくて
も目標とする入力６清特性を得ることができる。

又従来の微細度で本発明を用いると表面ゲート容量は例
えば低電圧領域で従来の約１／３以下に低減でき、全入
力容量としても良い特性が得られる。

又ゲート接合はゲート層の底面だけとなり、相互コンダ
クタンスｇ□も改善される。　例えばゲート長１μｍ１
ゲート層の拡散深さ０．３μｍとすると従来のｇ□特性
より２割はど特性が向上する。

又絶縁物層を埋め込むので所望によりゲート層表面と絶
縁物層表面との間の段差を無くすることが可能で、ゲー
ト電極又はゲート配線電極を段差の無い平坦なものとす
ることができ、微細化に適する構造となる。

【図面の簡単な説明】

第１図は本発明の横型Ｊ　Ｆヒ「の部分断面図、第２図
は第１１図のＪ　　ＦＥＴの製造工程を示す部分断面図
、第３図は従来の横型Ｊ　　ＦＥＴの部分断面図である
。 １．２１・・・半導体基板の表面層（表面基板）、５．
２５・・・ゲート電極、　８．２８・・・ゲート層、９
．２９・・・高濃度ドレイン、　１０．３０・・・高濃
度ソース、　２２・・・絶縁物層〈酸化物層）。 第１図 第２図（１）

Claims (1)

1. 【特許請求の範囲】 １　半導体基板の表面層の一部分に形成される接合形電
   界効果トランジスタのゲート層と、このゲート層の側面
   に接する前記表面層の他の一部分に埋め込まれ且つ基板
   表面からの深さが前記ゲート層の基板表面からの深さと
   実質的に等しい深さを有する絶縁物層とを具備すること
   を特徴とする横型接合形電界効果トランジスタ。 ２　ゲート電極又はゲート配線電極が段差のない平坦な
   導電性電極である特許請求の範囲第１項記載の横型接合
   形電界効果トランジスタ。 ３　ゲート電極又はゲート配線電極が不純物をドープし
   た多結晶シリコン膜から成る特許請求の範囲第１項又は
   第２項記載の横型接合形電界効果トランジスタ。