JPH06151738A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06151738A JPH06151738A JP4328701A JP32870192A JPH06151738A JP H06151738 A JPH06151738 A JP H06151738A JP 4328701 A JP4328701 A JP 4328701A JP 32870192 A JP32870192 A JP 32870192A JP H06151738 A JPH06151738 A JP H06151738A
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Abstract
(57)【要約】
【目的】 排他的論理和の論理動作を実現し且つ占有面
積が小さく高集積化に適した半導体装置を提供する。 【構成】 Ｐ型シリコン基板１に一対のゲート電極３
ａ、３ｂを埋め込み形成し、これらのゲート電極３ａ、
３ｂ間のＰ型シリコン基板１に、ソース／ドレイン領域
であるＮ型拡散層４、５を、チャネル領域６を挟んで互
いに対向するように形成する。そして、ゲート電極３
ａ、３ｂに２値の入力を与えると、ゲート電極３ａ、３
ｂの一方のみが高電位の時にチャネル領域６にチャネル
６ａ又は６ｂが誘起され、Ｎ型拡散層４、５間が導通し
て、論理値“１”の出力が得られる。また、ゲート電極
３ａ、３ｂが同電位の時には、チャネル領域６にチャネ
ルが誘起されないので、Ｎ型拡散層４、５間が導通せ
ず、得られる出力の論理値は“０”である。
積が小さく高集積化に適した半導体装置を提供する。 【構成】 Ｐ型シリコン基板１に一対のゲート電極３
ａ、３ｂを埋め込み形成し、これらのゲート電極３ａ、
３ｂ間のＰ型シリコン基板１に、ソース／ドレイン領域
であるＮ型拡散層４、５を、チャネル領域６を挟んで互
いに対向するように形成する。そして、ゲート電極３
ａ、３ｂに２値の入力を与えると、ゲート電極３ａ、３
ｂの一方のみが高電位の時にチャネル領域６にチャネル
６ａ又は６ｂが誘起され、Ｎ型拡散層４、５間が導通し
て、論理値“１”の出力が得られる。また、ゲート電極
３ａ、３ｂが同電位の時には、チャネル領域６にチャネ
ルが誘起されないので、Ｎ型拡散層４、５間が導通せ
ず、得られる出力の論理値は“０”である。
Description
【０００１】
【産業上の利用分野】本発明は、排他的論理和の論理動
作を実現することができる半導体装置及びその製造方法
に関するものである。
作を実現することができる半導体装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】排他的論理和の論理動作を実現するため
に、従来は、複数の電界効果トランジスタを組み合わせ
た論理回路を用いていた。この時、組み合わされる電界
効果トランジスタは、各々、個別のトランジスタ素子で
あり、個々に、ソース／ドレイン領域及びチャネル領域
を有していた。そして、各素子間の電気的結合は配線を
通じて行われていた。
に、従来は、複数の電界効果トランジスタを組み合わせ
た論理回路を用いていた。この時、組み合わされる電界
効果トランジスタは、各々、個別のトランジスタ素子で
あり、個々に、ソース／ドレイン領域及びチャネル領域
を有していた。そして、各素子間の電気的結合は配線を
通じて行われていた。
【０００３】
【発明が解決しようとする課題】ところが、従来のよう
に個別の電界効果トランジスタを配線により複数組み合
わせて回路を構成すると、その総合的な占有面積が大き
くなり、高集積化に不利であった。
に個別の電界効果トランジスタを配線により複数組み合
わせて回路を構成すると、その総合的な占有面積が大き
くなり、高集積化に不利であった。
【０００４】そこで、本発明の目的は、高集積化に有利
な構造で排他的論理和の論理動作を実現することができ
る半導体装置及びその製造方法を提供することである。
な構造で排他的論理和の論理動作を実現することができ
る半導体装置及びその製造方法を提供することである。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置では、互いに対向するよう
に配された一対のゲート電極の間の領域の半導体基板中
に、ソース／ドレイン領域となる一対の拡散領域が、前
記一対のゲート電極に沿った方向で互いに対向するよう
に所定間隔を置いて形成され、これら一対の拡散領域の
間の前記半導体基板の領域が、前記一対のゲート電極に
対応するチャネル領域に構成されている。
ために、本発明の半導体装置では、互いに対向するよう
に配された一対のゲート電極の間の領域の半導体基板中
に、ソース／ドレイン領域となる一対の拡散領域が、前
記一対のゲート電極に沿った方向で互いに対向するよう
に所定間隔を置いて形成され、これら一対の拡散領域の
間の前記半導体基板の領域が、前記一対のゲート電極に
対応するチャネル領域に構成されている。
【０００６】本発明の好ましい態様においては、前記一
対のゲート電極が前記半導体基板中に埋め込み形成され
ている。
対のゲート電極が前記半導体基板中に埋め込み形成され
ている。
【０００７】また、本発明の半導体装置の製造方法は、
半導体基板の主面側から所定深さ位置に酸素を導入し、
その位置に半導体酸化膜を形成する第１の工程と、前記
半導体基板の前記主面に、互いに平行な一対の条溝を、
前記半導体酸化膜が露出する深さまで形成する第２の工
程と、前記一対の条溝の内側面を含む前記半導体基板の
前記主面の全面に絶縁膜を形成する第３の工程と、前記
一対の条溝を導電物で埋め込む第４の工程と、前記一対
の条溝の間の前記半導体基板中に、前記一対の条溝に沿
った方向で互いに対向するように所定間隔を置いて一対
の拡散領域を形成する第５の工程とを有する。
半導体基板の主面側から所定深さ位置に酸素を導入し、
その位置に半導体酸化膜を形成する第１の工程と、前記
半導体基板の前記主面に、互いに平行な一対の条溝を、
前記半導体酸化膜が露出する深さまで形成する第２の工
程と、前記一対の条溝の内側面を含む前記半導体基板の
前記主面の全面に絶縁膜を形成する第３の工程と、前記
一対の条溝を導電物で埋め込む第４の工程と、前記一対
の条溝の間の前記半導体基板中に、前記一対の条溝に沿
った方向で互いに対向するように所定間隔を置いて一対
の拡散領域を形成する第５の工程とを有する。
【０００８】
【作用】本発明の半導体装置においては、例えばＰ型の
半導体基板を用い、その一対のゲート電極に２値の入
力、例えば、低電位＝０Ｖ（論理値“０”とする。）と
高電位＝＋５Ｖ（論理値“１”とする。）を選択的に与
えると、両方のゲート電極が共に低電位の時又は共に高
電位の時には、例えばＮ型の一対の拡散領域の間のＰ型
の半導体基板の領域に電位差が発生しないため、そこに
チャネルが形成されず、一対の拡散領域の間が導通しな
い。従って、これらの拡散領域をソース／ドレイン領域
として出力を取り出しても、出力が得られず、出力の論
理値が“０”となる。一方、片方のゲート電極のみが高
電位の時には、その高電位のゲート電極付近にチャネル
が形成され、一対の拡散領域の間が導通する。従って、
これらの領域から出力が得られ、出力の論理値が“１”
になる。即ち、本発明の半導体装置を用いると、排他的
論理和の論理動作を得ることができる。
半導体基板を用い、その一対のゲート電極に２値の入
力、例えば、低電位＝０Ｖ（論理値“０”とする。）と
高電位＝＋５Ｖ（論理値“１”とする。）を選択的に与
えると、両方のゲート電極が共に低電位の時又は共に高
電位の時には、例えばＮ型の一対の拡散領域の間のＰ型
の半導体基板の領域に電位差が発生しないため、そこに
チャネルが形成されず、一対の拡散領域の間が導通しな
い。従って、これらの拡散領域をソース／ドレイン領域
として出力を取り出しても、出力が得られず、出力の論
理値が“０”となる。一方、片方のゲート電極のみが高
電位の時には、その高電位のゲート電極付近にチャネル
が形成され、一対の拡散領域の間が導通する。従って、
これらの領域から出力が得られ、出力の論理値が“１”
になる。即ち、本発明の半導体装置を用いると、排他的
論理和の論理動作を得ることができる。
【０００９】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００１０】まず、図１に、本発明の第１の実施例によ
る半導体装置の構造を示す。
る半導体装置の構造を示す。
【００１１】同図において、１はＰ型シリコン基板であ
り、このＰ型シリコン基板１の主面に互いに平行に延び
る一対の条溝が形成され、これらの条溝の内部に、熱酸
化法等により形成されたシリコン酸化膜２を介してゲー
ト電極３ａ、３ｂが埋め込み形成されている。
り、このＰ型シリコン基板１の主面に互いに平行に延び
る一対の条溝が形成され、これらの条溝の内部に、熱酸
化法等により形成されたシリコン酸化膜２を介してゲー
ト電極３ａ、３ｂが埋め込み形成されている。
【００１２】そして、これらのゲート電極３ａと３ｂの
間に挟まれたＰ型シリコン基板１の表面部分には、これ
らのゲート電極３ａ、３ｂに沿った方向において互いに
対向するように所定間隔を置いて一対のＮ型拡散層４、
５が形成されている。即ち、Ｎ型拡散層４及び５は、各
々、一方のゲート電極３ａから他方のゲート電極３ｂに
亙る領域に形成されており、これら一対のゲート電極３
ａ、３ｂの共通のソース／ドレイン領域として作用す
る。そして、これら一対のＮ型拡散層４、５に挟まれた
Ｐ型シリコン基板１の部分がチャネル領域６となる。
間に挟まれたＰ型シリコン基板１の表面部分には、これ
らのゲート電極３ａ、３ｂに沿った方向において互いに
対向するように所定間隔を置いて一対のＮ型拡散層４、
５が形成されている。即ち、Ｎ型拡散層４及び５は、各
々、一方のゲート電極３ａから他方のゲート電極３ｂに
亙る領域に形成されており、これら一対のゲート電極３
ａ、３ｂの共通のソース／ドレイン領域として作用す
る。そして、これら一対のＮ型拡散層４、５に挟まれた
Ｐ型シリコン基板１の部分がチャネル領域６となる。
【００１３】次に、この半導体装置の動作を説明する。
【００１４】今、各ゲート電極３ａ、３ｂに高電位＝＋
５Ｖを与えた時を論理値“１”、各ゲート電極３ａ、３
ｂが低電位＝０Ｖの時を論理値“０”とする。一方、出
力はソース／ドレイン領域である一対のＮ型拡散層４と
５から取り出し、これらの間が導通した場合を論理値
“１”、導通しない場合を論理値“０”とする。
５Ｖを与えた時を論理値“１”、各ゲート電極３ａ、３
ｂが低電位＝０Ｖの時を論理値“０”とする。一方、出
力はソース／ドレイン領域である一対のＮ型拡散層４と
５から取り出し、これらの間が導通した場合を論理値
“１”、導通しない場合を論理値“０”とする。
【００１５】この時、一方のゲート電極３ａに高電位
（論理値“１”）を与え、他方のゲート電極３ｂを低電
位（論理値“０”）とすると、これらの入力のために、
Ｎ型拡散層４と５に挟まれたＰ型シリコン基板１のチャ
ネル領域６に電位差が発生し、ゲート電極３ａの近傍部
分にチャネル６ａが誘起される。そして、これにより、
ソース／ドレイン領域であるＮ型拡散層４と５の間が導
通し、論理値“１”の出力が得られる。ゲート電極３
ａ、３ｂに与える電位を逆にしても同様であり、この場
合には、ゲート電極３ｂの近傍部分にチャネル６ｂが誘
起され、これにより、Ｎ型拡散層４と５の間が導通し
て、論理値“１”の出力が得られる。
（論理値“１”）を与え、他方のゲート電極３ｂを低電
位（論理値“０”）とすると、これらの入力のために、
Ｎ型拡散層４と５に挟まれたＰ型シリコン基板１のチャ
ネル領域６に電位差が発生し、ゲート電極３ａの近傍部
分にチャネル６ａが誘起される。そして、これにより、
ソース／ドレイン領域であるＮ型拡散層４と５の間が導
通し、論理値“１”の出力が得られる。ゲート電極３
ａ、３ｂに与える電位を逆にしても同様であり、この場
合には、ゲート電極３ｂの近傍部分にチャネル６ｂが誘
起され、これにより、Ｎ型拡散層４と５の間が導通し
て、論理値“１”の出力が得られる。
【００１６】これに対し、一対のゲート電極３ａ、３ｂ
に同じ入力を与えた場合には、Ｐ型シリコン基板１のチ
ャネル領域６に電位差が生じないため、チャネルが形成
されず、Ｎ型拡散層４と５の間は導通しない。従って、
この場合の出力の論理値は“０”である。
に同じ入力を与えた場合には、Ｐ型シリコン基板１のチ
ャネル領域６に電位差が生じないため、チャネルが形成
されず、Ｎ型拡散層４と５の間は導通しない。従って、
この場合の出力の論理値は“０”である。
【００１７】このように、本実施例の半導体装置を用い
ると、入力の一方のみが論理値“１”の時に論理値
“１”の出力が得られ、入力が共に論理値“１”又は論
理値“０”の時には論理値“０”の出力が得られる。即
ち、排他的論理和の論理動作を得ることができる。
ると、入力の一方のみが論理値“１”の時に論理値
“１”の出力が得られ、入力が共に論理値“１”又は論
理値“０”の時には論理値“０”の出力が得られる。即
ち、排他的論理和の論理動作を得ることができる。
【００１８】しかも、本実施例の半導体装置では、一対
のＮ型拡散層４及び５を２つのゲート電極３ａ、３ｂの
間のＰ型シリコン基板１に形成し、これらのＮ型拡散層
４及び５を各々のゲート電極３ａ、３ｂに対するソース
／ドレイン領域として用いている。従って、排他的論理
和の論理動作を実現する素子を極めてコンパクトな構造
で得ることができる。
のＮ型拡散層４及び５を２つのゲート電極３ａ、３ｂの
間のＰ型シリコン基板１に形成し、これらのＮ型拡散層
４及び５を各々のゲート電極３ａ、３ｂに対するソース
／ドレイン領域として用いている。従って、排他的論理
和の論理動作を実現する素子を極めてコンパクトな構造
で得ることができる。
【００１９】更に、本実施例の半導体装置では、一対の
ゲート電極３ａ、３ｂをＰ型シリコン基板１に埋め込み
形成し、各ゲート電極３ａ、３ｂの側面部分に、Ｐ型シ
リコン基板１の主面に対して垂直な方向（即ち、深さ方
向）に広がるチャネル層を形成させるようにしている。
従って、２つのゲート電極３ａ、３ｂを比較的近接させ
て形成することが可能であり、素子の占有平面積を縮小
することができて、その高集積化を図ることができる。
ゲート電極３ａ、３ｂをＰ型シリコン基板１に埋め込み
形成し、各ゲート電極３ａ、３ｂの側面部分に、Ｐ型シ
リコン基板１の主面に対して垂直な方向（即ち、深さ方
向）に広がるチャネル層を形成させるようにしている。
従って、２つのゲート電極３ａ、３ｂを比較的近接させ
て形成することが可能であり、素子の占有平面積を縮小
することができて、その高集積化を図ることができる。
【００２０】なお、ゲート電極は、Ｐ型シリコン基板１
の上に形成しても良い。
の上に形成しても良い。
【００２１】次に、図２〜図４を参照しながら、本発明
の第２の実施例による半導体装置をその製造方法に従い
説明する。
の第２の実施例による半導体装置をその製造方法に従い
説明する。
【００２２】本実施例においては、まず、図２（ａ）に
示すように、ＳＩＭＯＸ（Separation by Implanted Ox
ygen) 法を用い、Ｐ型シリコン基板１１の所定深さ位置
に酸素１０１を高濃度にイオン注入し、この後、熱処理
を行って、Ｐ型シリコン基板１１の所定深さ位置にシリ
コン酸化膜１７を形成する。
示すように、ＳＩＭＯＸ（Separation by Implanted Ox
ygen) 法を用い、Ｐ型シリコン基板１１の所定深さ位置
に酸素１０１を高濃度にイオン注入し、この後、熱処理
を行って、Ｐ型シリコン基板１１の所定深さ位置にシリ
コン酸化膜１７を形成する。
【００２３】次に、図２（ｂ）に示すように、Ｐ型シリ
コン基板１１の全面にレジスト１８を塗布し、このレジ
スト１８を図示の如くパターニングした後、このレジス
ト１８をマスクとしてＰ型シリコン基板１１を異方性エ
ッチングする。このエッチングをシリコン酸化膜１７が
露出する深さまで行い、Ｐ型シリコン基板１１に互いに
平行な一対の条溝２０ａ、２０ｂを形成する。この時、
シリコン酸化膜１７がエッチングストッパーとして作用
するので、条溝２０ａ、２０ｂの形成を精度良く行うこ
とができる。
コン基板１１の全面にレジスト１８を塗布し、このレジ
スト１８を図示の如くパターニングした後、このレジス
ト１８をマスクとしてＰ型シリコン基板１１を異方性エ
ッチングする。このエッチングをシリコン酸化膜１７が
露出する深さまで行い、Ｐ型シリコン基板１１に互いに
平行な一対の条溝２０ａ、２０ｂを形成する。この時、
シリコン酸化膜１７がエッチングストッパーとして作用
するので、条溝２０ａ、２０ｂの形成を精度良く行うこ
とができる。
【００２４】次に、図３（ａ）に示すように、レジスト
１８を除去した後、熱酸化を行い、Ｐ型シリコン基板１
１の露出面の全面、即ち、条溝２０ａ、２０ｂの内側面
を含むＰ型シリコン基板１１の全面にシリコン酸化膜１
２を形成する。
１８を除去した後、熱酸化を行い、Ｐ型シリコン基板１
１の露出面の全面、即ち、条溝２０ａ、２０ｂの内側面
を含むＰ型シリコン基板１１の全面にシリコン酸化膜１
２を形成する。
【００２５】次に、図３（ｂ）に示すように、条溝２０
ａ、２０ｂを埋め込むとともに表面がほぼ平坦になるま
で高融点金属１３を堆積させる。
ａ、２０ｂを埋め込むとともに表面がほぼ平坦になるま
で高融点金属１３を堆積させる。
【００２６】次に、図３（ｃ）に示すように、高融点金
属１３ａ、１３ｂが条溝２０ａ、２０ｂ内にのみ残って
Ｐ型シリコン基板１１の上面には残らない状態まで高融
点金属１３をエッチバックする。
属１３ａ、１３ｂが条溝２０ａ、２０ｂ内にのみ残って
Ｐ型シリコン基板１１の上面には残らない状態まで高融
点金属１３をエッチバックする。
【００２７】次に、図４（ａ）に示すように、レジスト
１９を全面に塗布した後、図示の如くパターニングし、
このレジスト１９をマスクとして、Ｎ型の不純物１０２
を条溝２０ａ、２０ｂの間のＰ型シリコン基板１１にイ
オン注入する。
１９を全面に塗布した後、図示の如くパターニングし、
このレジスト１９をマスクとして、Ｎ型の不純物１０２
を条溝２０ａ、２０ｂの間のＰ型シリコン基板１１にイ
オン注入する。
【００２８】この結果、図４（ｂ）に示すように、高融
点金属１３ａと１３ｂの間で且つシリコン酸化膜１７の
上のＰ型シリコン基板１１に一対のＮ型拡散層１４、１
５とその間のＰ型領域１６が形成され、これらのＮ型拡
散層１４、１５及びＰ型領域１６を夫々ソース／ドレイ
ン領域及びチャネル領域とするとともに高融点金属１３
ａ、１３ｂを一対のゲート電極とする半導体装置が形成
される。
点金属１３ａと１３ｂの間で且つシリコン酸化膜１７の
上のＰ型シリコン基板１１に一対のＮ型拡散層１４、１
５とその間のＰ型領域１６が形成され、これらのＮ型拡
散層１４、１５及びＰ型領域１６を夫々ソース／ドレイ
ン領域及びチャネル領域とするとともに高融点金属１３
ａ、１３ｂを一対のゲート電極とする半導体装置が形成
される。
【００２９】このようにして形成した半導体装置の動作
は、上述した第１実施例と同様である。即ち、ソース／
ドレイン領域である一対のＮ型拡散層１４、１５間のＰ
型領域１６に、ゲート電極への入力に応じて、選択的に
チャネル１６ａ、１６ｂが形成され、排他的論理和の論
理動作が得られる。
は、上述した第１実施例と同様である。即ち、ソース／
ドレイン領域である一対のＮ型拡散層１４、１５間のＰ
型領域１６に、ゲート電極への入力に応じて、選択的に
チャネル１６ａ、１６ｂが形成され、排他的論理和の論
理動作が得られる。
【００３０】本実施例の構成によれば、素子の実働領域
とＰ型シリコン基板１１とがシリコン酸化膜１７により
互いに切り離されているので、安定した素子動作を得る
ことができる。
とＰ型シリコン基板１１とがシリコン酸化膜１７により
互いに切り離されているので、安定した素子動作を得る
ことができる。
【００３１】なお、上述した実施例においては、Ｐ型シ
リコン基板１１をエッチングすることにより条溝２０
ａ、２０ｂを形成したが、シリコンのエピタキシャル成
長を利用し、そのエピタキシャル層に条溝を形成しても
良い。例えば、Ｐ型シリコン基板の上に所望の条溝のパ
ターンにシリコン酸化膜を形成し、このシリコン酸化膜
を一種のマスクとして利用して選択的にシリコンをエピ
タキシャル成長させ、これにより、シリコンエピタキシ
ャル層に相対的に条溝を形成する。
リコン基板１１をエッチングすることにより条溝２０
ａ、２０ｂを形成したが、シリコンのエピタキシャル成
長を利用し、そのエピタキシャル層に条溝を形成しても
良い。例えば、Ｐ型シリコン基板の上に所望の条溝のパ
ターンにシリコン酸化膜を形成し、このシリコン酸化膜
を一種のマスクとして利用して選択的にシリコンをエピ
タキシャル成長させ、これにより、シリコンエピタキシ
ャル層に相対的に条溝を形成する。
【００３２】
【発明の効果】本発明によれば、排他的論理和の論理動
作を実現する全体的に占有面積の小さな半導体装置を提
供することができる。
作を実現する全体的に占有面積の小さな半導体装置を提
供することができる。
【図１】本発明の第１の実施例による半導体装置の構造
を示す一部破断斜視図である。
を示す一部破断斜視図である。
【図２】本発明の第２の実施例による半導体装置の製造
方法を示す一部破断斜視図である。
方法を示す一部破断斜視図である。
【図３】本発明の第２の実施例による半導体装置の製造
方法を示す一部破断斜視図である。
方法を示す一部破断斜視図である。
【図４】本発明の第２の実施例による半導体装置の製造
方法を示す一部破断斜視図である。
方法を示す一部破断斜視図である。
１、１１ Ｐ型シリコン基板 ２、１２ シリコン酸化膜 ３ａ、３ｂ、１３ａ、１３ｂ ゲート電極 ４、５、１４、１５ Ｎ型拡散層 ６、１６ Ｐ型領域（チャネル領域） ６ａ、６ｂ、１６ａ、１６ｂ チャネル １７ シリコン酸化膜 ２０ａ、２０ｂ 条溝
Claims (3)
- 【請求項１】 互いに対向するように配された一対のゲ
ート電極の間の領域の半導体基板中に、ソース／ドレイ
ン領域となる一対の拡散領域が、前記一対のゲート電極
に沿った方向で互いに対向するように所定間隔を置いて
形成され、これら一対の拡散領域の間の前記半導体基板
の領域が、前記一対のゲート電極に対応するチャネル領
域に構成されていることを特徴とする半導体装置。 - 【請求項２】 前記一対のゲート電極が前記半導体基板
中に埋め込み形成されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 半導体基板の主面側から所定深さ位置に
酸素を導入し、その位置に半導体酸化膜を形成する第１
の工程と、 前記半導体基板の前記主面に、互いに平行な一対の条溝
を、前記半導体酸化膜が露出する深さまで形成する第２
の工程と、 前記一対の条溝の内側面を含む前記半導体基板の前記主
面の全面に絶縁膜を形成する第３の工程と、 前記一対の条溝を導電物で埋め込む第４の工程と、 前記一対の条溝の間の前記半導体基板中に、前記一対の
条溝に沿った方向で互いに対向するように所定間隔を置
いて一対の拡散領域を形成する第５の工程とを有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04328701A JP3128364B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置及びその製造方法 |
| US08/507,685 US5508545A (en) | 1992-11-13 | 1995-07-25 | Semiconductor device including a pair of transistors having a common channel region, and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04328701A JP3128364B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151738A true JPH06151738A (ja) | 1994-05-31 |
| JP3128364B2 JP3128364B2 (ja) | 2001-01-29 |
Family
ID=18213216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04328701A Expired - Fee Related JP3128364B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5508545A (ja) |
| JP (1) | JP3128364B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004049445A1 (en) * | 2002-11-22 | 2004-06-10 | Advanced Micro Devices Inc. | Two transistor nor device |
| JP2004221584A (ja) * | 2003-01-09 | 2004-08-05 | Samsung Electronics Co Ltd | サイドゲートを備えるｓｏｎｏｓメモリ素子及びその製造方法 |
| JP2005260241A (ja) * | 2004-03-12 | 2005-09-22 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスの製造方法および半導体デバイス |
| JP2005302849A (ja) * | 2004-04-08 | 2005-10-27 | National Institute Of Advanced Industrial & Technology | 二重ゲートｍｏｓトランジスタおよび二重ゲートｃｍｏｓトランジスタ、その製造方法 |
| US7061055B2 (en) | 2001-03-13 | 2006-06-13 | National Institute Of Advanced Industrial Science And Technology | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2964969B2 (ja) * | 1996-12-20 | 1999-10-18 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| DE10010821A1 (de) * | 2000-02-29 | 2001-09-13 | Infineon Technologies Ag | Verfahren zur Erhöhung der Kapazität in einem Speichergraben und Grabenkondensator mit erhöhter Kapazität |
| US6563131B1 (en) | 2000-06-02 | 2003-05-13 | International Business Machines Corporation | Method and structure of a dual/wrap-around gate field effect transistor |
| KR101329849B1 (ko) | 2009-11-28 | 2013-11-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2737073C3 (de) * | 1977-08-17 | 1981-09-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors für eine Ein-Transistor-Speicherzelle |
| JP2517306B2 (ja) * | 1987-08-31 | 1996-07-24 | イビデン株式会社 | Ｉｃカ―ド用プリント配線板 |
| US4961100A (en) * | 1988-06-20 | 1990-10-02 | General Electric Company | Bidirectional field effect semiconductor device and circuit |
| US4942445A (en) * | 1988-07-05 | 1990-07-17 | General Electric Company | Lateral depletion mode tyristor |
-
1992
- 1992-11-13 JP JP04328701A patent/JP3128364B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-25 US US08/507,685 patent/US5508545A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061055B2 (en) | 2001-03-13 | 2006-06-13 | National Institute Of Advanced Industrial Science And Technology | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
| WO2004049445A1 (en) * | 2002-11-22 | 2004-06-10 | Advanced Micro Devices Inc. | Two transistor nor device |
| US6842048B2 (en) | 2002-11-22 | 2005-01-11 | Advanced Micro Devices, Inc. | Two transistor NOR device |
| JP2004221584A (ja) * | 2003-01-09 | 2004-08-05 | Samsung Electronics Co Ltd | サイドゲートを備えるｓｏｎｏｓメモリ素子及びその製造方法 |
| JP2005260241A (ja) * | 2004-03-12 | 2005-09-22 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスの製造方法および半導体デバイス |
| JP2005302849A (ja) * | 2004-04-08 | 2005-10-27 | National Institute Of Advanced Industrial & Technology | 二重ゲートｍｏｓトランジスタおよび二重ゲートｃｍｏｓトランジスタ、その製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5508545A (en) | 1996-04-16 |
| JP3128364B2 (ja) | 2001-01-29 |
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