JPH04192368A - 縦チャンネルｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明するうＡ、産業上の利
用分野 Ｂ９発明の概要 Ｃ１従来技術 り３発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第８図１ ａ、一つの実施例［第１図乃至第３図］ｂ、他の実施例
［第４図乃至第８図］ Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明は縦チャンネルＦＥＴ、特に微細化が容易な縦チ
ャンネルＦＥＴに関する。

（Ｂ、発明の概要） 本発明は、縦チャンネルＦＥＴにおいて、素子の微細化
を図るため、 基板上に絶縁膜を介して形成された半導体装置下部と上
部のソース電極とドレイン電極を設けたものである。

（Ｃ，従来技術） 集積回路用デバイスとして一般的に用いられるＦＥＴ　
（電界効果トランジスタ）は、一般にチャンネルの向き
が基板の表面と平行であり、ソース、ドレイン及びチャ
ンネル領域の和がＦＥＴ素子の占有面積となり、微細化
が難しい。

そのため、ソースとドレインのうちの一方を基板の下部
に位置させた縦型ＦＥＴが案出された。

（Ｄ、発明が解決しようとする問題点）しかし、従来の
縦型Ｆ　Ｅ　Ｔ’は、ソースとドレインのうちの一方を
基板の下部に位置させても集積回路にＦＥＴを多数形成
して配線する場合、ソースとドレインの下側に形成され
た方の電極を半導体の表面に取り出さなければならず、
微細化に限界があった。

本発明はこのような問題点を解決すべく為されたもので
あり、素子の微細化を図ること−を目的とする。

（Ｅ、問題点を解決するための手段） 請求項（１）の縦チャンネルＦＥＴは、基板上に絶縁膜
を介して形成された半導体層の下部と、上部にソース及
びその電極と、ドレイン及びその電極を設けたことを特
徴とする 請求項（２）の縦チャンネルＦＥＴは、上部及び下部に
ソース及びその電極、ドレイン及びその電極を有する半
導体層に、溝を形成し、該溝内面に埋め込みゲート電極
を設けたことを特徴とする。

（Ｆ、作用） 請求項（１）の縦チャンネルＦＥＴによれば、ソースと
ドレインと、ソース・ドレイン間の縦方向のチャンネル
が各別の場所を占有しないし、ソース電極とドレイン電
極のうちの半導体層の下部に形成された方が半導体層の
表面に取り出されることもないので、きわめて微細化で
きる。

しかも、半導体層の厚さあるいはそれに対する縦方向の
不純物濃度分布によりゲート長が決まり、フォトリソグ
ラフィの限界を越えて短ゲート長化を図ることができる
。

請求項（２）によれば、ゲート幅を溝の周囲長、ゲート
厚さを溝の形状、大きさにより規定することができ、精
度良＜ＦＥＴの特性を制御できる。

（Ｇ、実施例）［第１図乃至第８図］ 以下、本発明縦チャンネルＦＥＴを図示実施例に従って
詳細に説明する。

（ａ、一つの実施例）〔第１図乃至第３図１第１図は本
発明縦チャンネルＦＥＴの一つの実施例を示す断面図で
ある。

図面において、６は半導体基板、５は該半導体基板６上
のウェハ貼り合せ用多結晶シリコン膜、４は５ｉＯｚか
らなる絶縁膜、３は例えば多結晶シリコンあるいは高融
点金属からなるドレイン電極、１はｐ型半導体層で、そ
の下面部にｎ型のドレイン２が形成されている。該半導
体層１はもとは半導体基板１であったが、貼り合せ、裏
面エッチバックにより薄（されてＳＯＩ層になったもの
である。

７は半導体層１の上面部に形成されたｎ３型のソース、
８は上記半導体層ｌの周面に形成されたゲート絶縁膜、
９は該ゲート絶縁膜８の周面に形成された多結晶シリコ
ンからなるゲート電極、ｌＯは上記ソース７上に形成さ
れた例えば多結晶シリコンあるいは高融点金属からなる
ソース電極である。

この縦チャンネルＦＥＴは、ＳＯＩ層である半導体層１
の上側及び下側にソース電極及びドレイン電極が形成さ
れ、その半導体層１に縦方向のチャンネルができること
になっており、従って、ＦＥＴの占有面積を狭くするこ
とができる。

そして、ＳＯＩ層である半導体層１の厚さによりあるい
はこれに対する縦方向の不純物濃度分布によりゲート長
を規定することができ、フォトリングラフィの限界を越
えてゲート長を短くすることができる。

第２図（Ａ）乃至（Ｈ）は第１図に示した縦チャンネル
ＦＥＴの製造方法の一例を工程順に示す断面図である。

（Ａ）同図（Ａ）に示すように、ＳＯＩ層となるｐ型半
導体基板１の表面部にｎ１型のドレイン２を不純物の選
択的イオン打込みにより形成する。尚、ｌａは半導体基
板１の表面、１ｂは半導体基板１の裏面である。

（Ｂ）次に、上記ドレイン２上にドレイン電極３を形成
し、半導体基板１表面に絶縁膜４をＣＶＤにより形成し
、次に、該絶縁膜４上に半導体ウェハ貼り合せ用多結晶
シリコン層５を形成する。第２図（Ｂ）は該多結晶シリ
コン層５形成後の状態を示す。

（Ｃ）次に、同図（Ｃ）に示すように、上記半導体基板
１を上記半導体ウェハ貼り合せ用多結晶シリコン層表面
にて別の半導体基板６の表面に貼り合せる。

（Ｄ）次に、半導体基板１の裏面１ｂをエッチバックし
て同図（Ｄ）に示すように所定の厚さの半導体層（ＳＯ
Ｉ層）１とする。

（Ｅ）次に、同図（Ｅ）に示すように半導体層１の面１
ｂの表面部に不純物の選択的イオン打込みによりｎ゛型
シソ−スフ形成する。

（Ｆ）次に、同図（Ｆ）に示すように、半導体層１の選
択的エツチングによりソース７とドレイン２との間の部
分以外を除去する。

（Ｇ）次に、半導体層１の外周面を加熱酸化することに
よりゲート絶縁膜８を形成し、該ゲート絶縁膜８の外側
にＣＶＤによるｐ＋型多結晶シリコン層９を形成する。

同図（Ｇ）は多結晶シリコン層９形成後の状態を示す。

（Ｈ）その後、同図（Ｈ）に示すように、ソース７上に
ソース電極１０を形成する。

面、ドレイン２、ソース７は、半導体層１に対する不純
物の選択的イオン打込みによってではなく、その上下両
面に形成した多結晶シリコンからなるソース電極１０、
ドレイン電極３中の不純物の半導体層１への拡散による
再分布により形成するようにしても良い。

また、第１図に示した縦チャンネルＦＥＴは、ゲート絶
縁膜８で囲まれた半導体１１１の周面を全面的にゲート
電極たる多結晶シリコン９で覆う構造を有しているが、
必ずしもそのようにすることは必要ではな（、一部を絶
縁膜で置き換え、残りの部分にゲート電極たる多結晶シ
リコン層９を配置するようにしても良い。

また、第１図に示した縦チャンネルＦＥＴでは、ドレイ
ン２が下側でソース７が上側であったが、その逆にソー
ス７を下側に、ドレイン２を上側に形成しても良い。

第３図は縦チヤンネル本ＦＥＴを５ＩＴ（Ｊ−ＦＥＴ）
に適用した例を示す断面図である。

この場合、ゲート絶縁膜はなく、また、半導体層１は外
側のゲート電極たる多結晶シリコン９とは逆導電型のｎ
−型でなければならない。

（ｂ、他の実施例）［第４図乃至第８図、］第４図は本
発明の他の実施例を示すものである。

図面において、６は半導体基板、５は貼り合せ用多結晶
シリコン層、４はＳ　ｉ　Ｏ２からなる絶縁膜、３はド
レイン電極、２はｎ３型ドレイン、１はＳＯＩ層である
ｐ型の半導体層、１１は該半導体層１を選択的にエツチ
ングすることにより形成された溝で、半導体層１の厚さ
より上記ｎ９型ドレイン２の厚さ分浅い深さを有する。

７はｎ″型ソースである。

８は溝１１の内面を加熱することにより形成されたゲー
ト絶縁膜、９ａは溝１１を埋めるｎ型の多結晶シリコン
層で、ゲート電極を成す。１２は半導体層１及びゲート
電極９ａ上に形成された絶縁膜、１０は該絶縁膜１２の
コンタクトホールな通してソース７にコンタクトせしめ
られたソース電極、１３は絶縁膜１２のコンタクトホー
ルを通して上記ゲート電極９ａにコンタクトせしめられ
たゲート配線層であり、該ゲート配線層１３及びソース
電極１０は共に例えば多結晶シリコンあるいはメタルか
らなり、同時に形成されたものである。

本縦チャンネルＦＥＴは、半導体層１に溝１１を形成し
、該溝１１内面を酸化することによりゲート絶縁膜８を
形成し、該溝１１内をｎ型多結晶シリコン９ａで埋めて
ゲート電極とし、該ゲート電極９ａのまわりに縦方向の
リング状のチャンネルが形成されるようにしたものであ
る。

このような縦チャンネルＦＥＴによれば、ゲート長が半
導体層ｌの厚さにより決まり、ゲート幅が溝１１の周囲
長により決まり、ゲート厚さが溝の大きさにより決まる
ので、高精度で縦チャンネルＦＥＴを形成することがで
きる。

第５図（Ａ）乃至（Ｃ）は第４図に示すＦＥＴの製造方
法を工程順に示す断面図である。

（Ａ）本製造方法は、第２図（Ａ）〜（Ｅ）に示す工程
で第５図（Ａ）に示すように半導体層１の表面部にソー
ス７を形成した状態をつくる。

（’Ｂ）次に、半導体層１を選択的にエツチングするこ
とにより同図（Ｂ）に示すように溝１１を形成する。

（Ｃ）次に、溝１１の内面に加熱酸化によりゲート絶縁
膜８を形成し、しかる後、溝ｌｌ内を多結晶シリコンか
らなるゲート電極９ａで埋める。第５図（Ｃ）はゲーＩ
ｆ極９ａ形成後の状態を示す。

その後は、絶縁膜１２の形成、該絶縁膜１２の選択的エ
ツチングによるコンタクトホールの形成、電極の形成の
各工程により第４図に示すよりなＦＥＴが得られる。

尚、第４図に示した縦チャンネルＦＥＴは溝１１の深さ
を半導体層１の厚さよりも薄（していたが、第１の変形
例である第６図に示すＦＥＴのように半導体層１の厚さ
と同じにしても良い。

また、第４図に示したＦＥＴは、ゲート配線が半導体層
１の上側に形成されていたが、必ずしもそのようにする
ことは必要ではなく、半導体層１の下側に形成するよう
にしても良い。ゲート配線を半導体層１の下側に形成す
る場合には、貼り合せの前に、通常のプロセス技術によ
り絶縁膜４中にゲート配線１３を形成しておけばよい。

第７図はそのような第２の変形例を示す断面図である。

尚、この貼り合せ前に絶縁膜４中に形成する配線の暦数
は必要に応じて増やしてＩＣの高集積化を図ることがで
きる。

また、第４図に示す縦チャンネルＦＥＴは溝１１を埋め
る多結晶シリコンからなるゲート電極９ａの周囲全体（
３６０度）がチャンネルになるようになっていたが、第
３の変形例である第８図に示す縦チャンネルＦＥＴのよ
うにゲート電極９ａの一方の側を絶縁膜１４で埋め、ゲ
ート電極９ａの他方の側のみがチャンネルとなるように
しても良い。チャンネル幅の広いことが要求されない場
合にはこのような構造にしても良い。

このように、本発明は種々の態様で実施できる。

（Ｈ，発明の効果） 以上に述べたように、請求項（１）の樅チャンネルＦＥ
Ｔは、基板上に絶縁膜を介して形成された半導体層の下
部にソース電極とドレイン電極の一方が、上記半導体層
の上部にソース及びその電極とドレイン及びその電極の
他方が形成されたことを特徴とするものである。

従って、請求項（１）の縦チャンネルＦＥＴによれば、
ソースとドレイン及びその間のチャンネルが各別の場所
を占有しないし、ソース電極とドレイン電極のうちの半
導体層の下部に形成された方が半導体層の表面に取り出
されることもないので、きわめて微細化できる。

しかも、半導体層の厚さあるいはそれに対する縦方向の
不純物濃度分布によりゲート長が決まり、フォトリング
ラフィの限界を越えて短ゲート長化を図ることができる
。

請求項（２）の縦チャンネルＦＥＴは、基板上に絶縁膜
を介して形成され下部にソースとドレインの一方が、上
部にソースとドレインの他方が形成された半導体層に溝
が形成され、該溝内に埋め込みゲート電極が形成さたこ
とを特徴とするものである。

従って、請求項（２）の縦チャンネルＦＥＴによれば、
ゲート幅を溝の周囲長、ゲート厚さを溝の形状、大きさ
により規定することができ、精度良く縦チャンネルＦＥ
Ｔの特性を制御できる。

【図面の簡単な説明】

第１図、第２図は本発明縦チャンネルＦＥＴの一つの実
施例を説明するためのもので、第１図は縦チャンネルＦ
ＥＴの断面図、第２図（Ａ）乃至（Ｈ）は第１図に示し
たＦＥＴの製造方法を工程順に示す断面図、第３図は第
１図の縦チャンネルＦＥＴの変形例を示す断面図、第４
図は本発明縦チャンネルＦＥＴの他の実施例を示す断面
図、第５図（Ａ）乃至（Ｃ）は第４図の縦チャンネルＦ
ＥＴの製造方法を工程順に示す断面図、第６図は第４図
に示した縦チャンネルＦＥＴの第１の変形例を示す断面
図、第７図は同じく第２の変形例を示す断面図、第８図
は同じく第３の変形例な示す断面図である。 符号の説明 １・・・半導体層（ＳＯＩ層）、 ２・・・ドレイン、３・・・ドレイン電極、６・・・基
板、７・・・ソース、 ８・・・ゲート絶縁膜、 ９．９ａ・・・ゲート電極、 １０・・・ソース電極、】１・・・溝。 −ｃｓ、ｔ　Ｋ）　ｔ。 ノ　　） Ｌｌ”ｌ、コ・ −へ吟■ト （、ｌ（。

Claims (2)

【特許請求の範囲】
1. （１）基板上に絶縁膜を介して形成された半導体層の下
   部にソース及びその電極とドレイン及びその電極のうち
   の一方が、上記半導体層の上部にソース及びその電極と
   ドレイン及びその電極の他方が形成された ことを特徴とする縦チャンネルＦＥＴ
2. （２）基板上に絶縁膜を介して形成され下部にソースと
   ドレインの一方が、上部にソースとドレインの他方が形
   成された半導体層に溝が形成され、 上記溝内に埋め込みゲート電極が形成されたことを特徴
   とする縦チャンネルＦＥＴ