JPH04245473A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH04245473A JPH04245473A JP3010172A JP1017291A JPH04245473A JP H04245473 A JPH04245473 A JP H04245473A JP 3010172 A JP3010172 A JP 3010172A JP 1017291 A JP1017291 A JP 1017291A JP H04245473 A JPH04245473 A JP H04245473A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路およびそ
の製造方法、特に誘電体分離構造の半導体集積回路およ
びその製造方法に関する。
の製造方法、特に誘電体分離構造の半導体集積回路およ
びその製造方法に関する。
【０００２】
【従来の技術】誘電体分離構造を有する半導体集積回路
は、例えばＩＥＤＭ’８９の８２１頁〜８２４頁に“Ｈ
ＡＬＦ−ＭＩＣＲＯＮ ＣＭＯＳ ＯＮ ＵＬＴ
ＲＡ−ＴＨＩＮ ＳＩＬＩＣＯＮ ＯＮ ＩＮＳ
ＵＬＡＴＯＲ”に記載されている。図９乃至図１６を参
照して従来の誘電体分離構造を有する半導体集積回路お
よびその製造方法を説明する。
は、例えばＩＥＤＭ’８９の８２１頁〜８２４頁に“Ｈ
ＡＬＦ−ＭＩＣＲＯＮ ＣＭＯＳ ＯＮ ＵＬＴ
ＲＡ−ＴＨＩＮ ＳＩＬＩＣＯＮ ＯＮ ＩＮＳ
ＵＬＡＴＯＲ”に記載されている。図９乃至図１６を参
照して従来の誘電体分離構造を有する半導体集積回路お
よびその製造方法を説明する。
【０００３】先ず図９において、Ｐ型シリコン単結晶半
導体基板（５１）の一主面にシリコン酸化膜（５２）を
形成する。次に図１０において、エッチングする領域上
のシリコン酸化膜（５２）を選択的にエッチング除去し
、シリコン酸化膜（５２）をマスクとしてシリコン半導
体基板（５１）を異方性エッチングして溝（５３）を形
成し、所望の半導体領域（５７）を形成する。
導体基板（５１）の一主面にシリコン酸化膜（５２）を
形成する。次に図１０において、エッチングする領域上
のシリコン酸化膜（５２）を選択的にエッチング除去し
、シリコン酸化膜（５２）をマスクとしてシリコン半導
体基板（５１）を異方性エッチングして溝（５３）を形
成し、所望の半導体領域（５７）を形成する。
【０００４】次に図１１において、マスクとして用いた
シリコン酸化膜（５２）をウェットエッチングして除去
し、半導体基板（５１）全面に絶縁分離用のシリコン酸
化膜（５４）を熱酸化により形成する。次に図１２にお
いて、絶縁分離用のシリコン酸化膜（５４）上にＣＶＤ
シリコン膜（５５）を厚く付着し、溝（５３）を少くと
もＣＶＤシリコン膜（５５）で埋める。
シリコン酸化膜（５２）をウェットエッチングして除去
し、半導体基板（５１）全面に絶縁分離用のシリコン酸
化膜（５４）を熱酸化により形成する。次に図１２にお
いて、絶縁分離用のシリコン酸化膜（５４）上にＣＶＤ
シリコン膜（５５）を厚く付着し、溝（５３）を少くと
もＣＶＤシリコン膜（５５）で埋める。
【０００５】次に図１３において、ＣＶＤシリコン膜（
５５）の表面を鏡面研磨し、平坦な主面を形成する。 次に図１４において、ＣＶＤシリコン膜（５５）の表面
に支持用のＰ型シリコン単結晶の鏡面ウェハー（５６）
を接合する。その後図１５において、半導体基板（５１
）をシリコン酸化膜（５４）まで研削、研磨して、溝（
５３）で分離された半導体領域（５７）を島状に形成す
る。この半導体領域（５７）は絶縁分離用のシリコン酸
化膜（５４）で上面を除く周囲を囲まれ、電気的に絶縁
されている。
５５）の表面を鏡面研磨し、平坦な主面を形成する。 次に図１４において、ＣＶＤシリコン膜（５５）の表面
に支持用のＰ型シリコン単結晶の鏡面ウェハー（５６）
を接合する。その後図１５において、半導体基板（５１
）をシリコン酸化膜（５４）まで研削、研磨して、溝（
５３）で分離された半導体領域（５７）を島状に形成す
る。この半導体領域（５７）は絶縁分離用のシリコン酸
化膜（５４）で上面を除く周囲を囲まれ、電気的に絶縁
されている。
【０００６】図１６において、半導体領域（５７）内に
所望の半導体素子が形成される。即ち、Ｐ型の半導体領
域（５７）内に離間してＮ＋型のソースドレイン領域（
５８）（５９）を形成し、チャンネル領域（６０）上に
ゲート酸化膜（６１）を介してシリコンゲート電極（６
２）を形成すると、Ｎチャンネル型のＭＯＳトランジス
タとなる。またＰ型半導体領域（５７）をＮ型化すれば
、同様にＰチャンネル型のＭＯＳトランジスタが形成さ
れる。
所望の半導体素子が形成される。即ち、Ｐ型の半導体領
域（５７）内に離間してＮ＋型のソースドレイン領域（
５８）（５９）を形成し、チャンネル領域（６０）上に
ゲート酸化膜（６１）を介してシリコンゲート電極（６
２）を形成すると、Ｎチャンネル型のＭＯＳトランジス
タとなる。またＰ型半導体領域（５７）をＮ型化すれば
、同様にＰチャンネル型のＭＯＳトランジスタが形成さ
れる。
【０００７】
【発明が解決しようとする課題】斯上した従来の誘電体
分離構造の半導体集積回路では、半導体領域（５７）が
電気的にフローティングとなるので、半導体領域（５７
）内にＭＯＳトランジスタを形成する場合、ドレインソ
ース間ブレークダウン電圧が低下し、またホットキャリ
ア耐圧も劣化する問題点を有していた。
分離構造の半導体集積回路では、半導体領域（５７）が
電気的にフローティングとなるので、半導体領域（５７
）内にＭＯＳトランジスタを形成する場合、ドレインソ
ース間ブレークダウン電圧が低下し、またホットキャリ
ア耐圧も劣化する問題点を有していた。
【０００８】また製造方法上も半導体領域（５７）を絶
縁分離用のシリコン酸化膜で囲むので、半導体領域（５
７）をフローティングする方法しかない問題点を有して
いた。
縁分離用のシリコン酸化膜で囲むので、半導体領域（５
７）をフローティングする方法しかない問題点を有して
いた。
【０００９】
【課題を解決するための手段】本発明は斯上した問題点
に鑑みてなされ、半導体素子を形成する半導体領域を囲
む酸化膜層に孔を設けポリシリコン層を介して支持用の
半導体ウェハを接続することにより、従来の問題点を解
決した半導体集積回路およびその製造方法を実現するも
のである。
に鑑みてなされ、半導体素子を形成する半導体領域を囲
む酸化膜層に孔を設けポリシリコン層を介して支持用の
半導体ウェハを接続することにより、従来の問題点を解
決した半導体集積回路およびその製造方法を実現するも
のである。
【００１０】
【作用】従って本発明に依れば、半導体領域を囲む酸化
膜層に孔を設け、この孔を用いてポリシリコン層を介し
て支持用半導体ウェハと電気的に接続するので、半導体
領域を電気的にフローティングすることのない半導体集
積回路が得られる。また従来のＣＶＤ酸化膜の代りにポ
リシリコン層を用いることにより従来とほぼ同等の工程
数でその製造方法を実現できる。
膜層に孔を設け、この孔を用いてポリシリコン層を介し
て支持用半導体ウェハと電気的に接続するので、半導体
領域を電気的にフローティングすることのない半導体集
積回路が得られる。また従来のＣＶＤ酸化膜の代りにポ
リシリコン層を用いることにより従来とほぼ同等の工程
数でその製造方法を実現できる。
【００１１】
【実施例】以下に図１乃至図８を参照して本発明の一実
施例を詳述する。先ず図１において、Ｐ型シリコン単結
晶半導体基板（１）の一主面に熱酸化によりシリコン酸
化膜（２）を形成する。次に図２において、予定の半導
体領域（７）を除く半導体基板（１）上のシリコン酸化
膜（２）を選択的にエッチング除去し、残存するシリコ
ン酸化膜（２）をマスクとして半導体基板（１）を異方
性エッチングして、約１０００Åの深さの溝（３）を形
成する。
施例を詳述する。先ず図１において、Ｐ型シリコン単結
晶半導体基板（１）の一主面に熱酸化によりシリコン酸
化膜（２）を形成する。次に図２において、予定の半導
体領域（７）を除く半導体基板（１）上のシリコン酸化
膜（２）を選択的にエッチング除去し、残存するシリコ
ン酸化膜（２）をマスクとして半導体基板（１）を異方
性エッチングして、約１０００Åの深さの溝（３）を形
成する。
【００１２】次に図３において、シリコン酸化膜（２）
をウェットエッチングにより除去する。次に図４におい
て、半導体基板（１）全面に熱酸化により絶縁分離用の
シリコン酸化膜（４）を約５００Åの厚みに形成し、更
にその上に高温ＣＶＤシリコン酸化膜（以下ＨＴＯ膜と
いう）（５）を約４５００Åの厚みに付着する。このＨ
ＴＯ膜（５）は溝（３）を充填する働きを有する。
をウェットエッチングにより除去する。次に図４におい
て、半導体基板（１）全面に熱酸化により絶縁分離用の
シリコン酸化膜（４）を約５００Åの厚みに形成し、更
にその上に高温ＣＶＤシリコン酸化膜（以下ＨＴＯ膜と
いう）（５）を約４５００Åの厚みに付着する。このＨ
ＴＯ膜（５）は溝（３）を充填する働きを有する。
【００１３】次に図５において、半導体領域（１）上の
シリコン酸化膜（４）およびＨＴＯ膜（５）に選択エッ
チングにより孔（６）を形成し、半導体領域（７）の底
面を露出する。その後、ポリシリコン層（８）をＣＶＤ
法により約１５０００Åの厚みに付着し、この孔（６）
を介して半導体領域（７）とポリシリコン層（８）の電
気的接続ができる。
シリコン酸化膜（４）およびＨＴＯ膜（５）に選択エッ
チングにより孔（６）を形成し、半導体領域（７）の底
面を露出する。その後、ポリシリコン層（８）をＣＶＤ
法により約１５０００Åの厚みに付着し、この孔（６）
を介して半導体領域（７）とポリシリコン層（８）の電
気的接続ができる。
【００１４】続いてポリシリコン層（８）表面を熱酸化
して約５００Åの酸化膜（９）を形成し、更にホトレジ
スト（１０）をマスクとしてポリシリコン層（８）にＰ
ウェル（１１）とＮウェル（１２）を形成する。即ちＮ
ウェル（１２）を形成するときは、Ｎウェル（１２）を
形成する領域を除いてホトレジスト（１０）でマスクし
、リンイオン（３１Ｐ＋）を加速電圧１６０ｋｅＶ、ド
ーズ量１×１０１３ｃｍ−２でイオン注入する。
して約５００Åの酸化膜（９）を形成し、更にホトレジ
スト（１０）をマスクとしてポリシリコン層（８）にＰ
ウェル（１１）とＮウェル（１２）を形成する。即ちＮ
ウェル（１２）を形成するときは、Ｎウェル（１２）を
形成する領域を除いてホトレジスト（１０）でマスクし
、リンイオン（３１Ｐ＋）を加速電圧１６０ｋｅＶ、ド
ーズ量１×１０１３ｃｍ−２でイオン注入する。
【００１５】Ｐウェル（１１）を形成するときは、同様
にＰウェル（１１）を形成する領域を除いてホトレジス
ト（１０）でマスクし、ボロンイオン（１１Ｂ＋）を加
速電圧８０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２でイ
オン注入する。両ウェル（１１）（１２）のイオン注入
後、ウェル拡散を１０００℃、Ｎ２雰囲気で３０分間行
い、図５に示す様にポリシリコン層（８）の反対主面ま
で到達させる。
にＰウェル（１１）を形成する領域を除いてホトレジス
ト（１０）でマスクし、ボロンイオン（１１Ｂ＋）を加
速電圧８０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２でイ
オン注入する。両ウェル（１１）（１２）のイオン注入
後、ウェル拡散を１０００℃、Ｎ２雰囲気で３０分間行
い、図５に示す様にポリシリコン層（８）の反対主面ま
で到達させる。
【００１６】次に図６において、ポリシリコン層（８）
表面のシリコン酸化膜（９）をウェットエッチングによ
り除去した後、ポリシリコン層（８）を鏡面研磨する。 続いてポリシリコン層（８）の鏡面（１３）に支持用の
Ｐ型の単結晶シリコン半導体ウェハ（１４）を接合する
。なお半導体ウェハ（１４）はＮ型のものでも良い。 次に図７において、半導体基板（１）を研削、研磨して
、溝（３）で分離された半導体領域（７）を島状に形成
する。従って本工程では半導体領域（７）となる部分を
残し、他の大部分の半導体基板（１）は除去される。 この結果、半導体領域（７）表面は絶縁分離用シリコン
酸化膜（４）と共同して平坦な表面を形成している。
表面のシリコン酸化膜（９）をウェットエッチングによ
り除去した後、ポリシリコン層（８）を鏡面研磨する。 続いてポリシリコン層（８）の鏡面（１３）に支持用の
Ｐ型の単結晶シリコン半導体ウェハ（１４）を接合する
。なお半導体ウェハ（１４）はＮ型のものでも良い。 次に図７において、半導体基板（１）を研削、研磨して
、溝（３）で分離された半導体領域（７）を島状に形成
する。従って本工程では半導体領域（７）となる部分を
残し、他の大部分の半導体基板（１）は除去される。 この結果、半導体領域（７）表面は絶縁分離用シリコン
酸化膜（４）と共同して平坦な表面を形成している。
【００１７】更に図８において、前工程で形成された半
導体領域（７）に所望の半導体素子が形成される。ＣＭ
ＯＳ半導体素子を形成する場合には、先ずＰチャンネル
ＭＯＳトランジスタを形成するＰ型の半導体領域（７）
はリンイオン（３１Ｐ＋）を加速電圧４０ｋｅＶ、ドー
ズ量５×１０１２ｃｍ−２でイオン注入し拡散してＮ型
の半導体領域（１５）に変換する。従ってＰ型半導体領
域（７）下のポリシリコン層（８）にはＰウェル（１１
）があり、Ｎ型半導体領域（１５）下のポリシリコン層
（８）にはＮウェル（１２）が配置される。そして各半
導体領域（７）（１５）上にはポリシリコンより成るゲ
ート電極（１６）（１７）が形成され、ゲート電極（１
６）（１７）をマスクとしてセルフアラインによりＰ型
半導体領域（７）にはＮ＋型のソースドレイン領域（１
８）（１９）がイオン注入により形成され、Ｎ型半導体
領域（１５）にはＰ＋型のソースドレイン領域（２０）
（２１）がイオン注入により形成される。そして各ソー
スドレイン領域（１８）（１９）（２０）（２１）には
ソースドレイン電極（２２）（２３）（２４）（２５）
が形成される。（２６）はＣＶＤシリコン酸化膜より成
る層間絶縁膜である。
導体領域（７）に所望の半導体素子が形成される。ＣＭ
ＯＳ半導体素子を形成する場合には、先ずＰチャンネル
ＭＯＳトランジスタを形成するＰ型の半導体領域（７）
はリンイオン（３１Ｐ＋）を加速電圧４０ｋｅＶ、ドー
ズ量５×１０１２ｃｍ−２でイオン注入し拡散してＮ型
の半導体領域（１５）に変換する。従ってＰ型半導体領
域（７）下のポリシリコン層（８）にはＰウェル（１１
）があり、Ｎ型半導体領域（１５）下のポリシリコン層
（８）にはＮウェル（１２）が配置される。そして各半
導体領域（７）（１５）上にはポリシリコンより成るゲ
ート電極（１６）（１７）が形成され、ゲート電極（１
６）（１７）をマスクとしてセルフアラインによりＰ型
半導体領域（７）にはＮ＋型のソースドレイン領域（１
８）（１９）がイオン注入により形成され、Ｎ型半導体
領域（１５）にはＰ＋型のソースドレイン領域（２０）
（２１）がイオン注入により形成される。そして各ソー
スドレイン領域（１８）（１９）（２０）（２１）には
ソースドレイン電極（２２）（２３）（２４）（２５）
が形成される。（２６）はＣＶＤシリコン酸化膜より成
る層間絶縁膜である。
【００１８】斯上した本発明に依る半導体集積回路では
、図８より明白な様にＰチャンネルＭＯＳトランジスタ
では、Ｎ型の半導体領域（１５）は孔（６）を介してＮ
ウェル（１２）と接続され、隣接するＮ＋のコンタクト
領域（２７）を介して基板電位の取り出しができる。 ＮチャンネルＭＯＳトランジスタでは、Ｐ型の半導体領
域（７）は孔（６）を介してＰウェル（１１）と接続さ
れ、隣接するＰ＋のコンタクト領域（２８）およびＰ型
半導体ウェハ（１４）を介して基板電位の取り出しがで
きる。従って本発明の誘電体分離構造では、各半導体領
域（７）（１５）の基板電位はフローティングとなるこ
とがない。なお半導体ウェハ（１４）をＮ型としたとき
は、Ｎウェル（１２）を介して半導体ウェハ（１４）か
らの基板電位の取り出しが可能となる。
、図８より明白な様にＰチャンネルＭＯＳトランジスタ
では、Ｎ型の半導体領域（１５）は孔（６）を介してＮ
ウェル（１２）と接続され、隣接するＮ＋のコンタクト
領域（２７）を介して基板電位の取り出しができる。 ＮチャンネルＭＯＳトランジスタでは、Ｐ型の半導体領
域（７）は孔（６）を介してＰウェル（１１）と接続さ
れ、隣接するＰ＋のコンタクト領域（２８）およびＰ型
半導体ウェハ（１４）を介して基板電位の取り出しがで
きる。従って本発明の誘電体分離構造では、各半導体領
域（７）（１５）の基板電位はフローティングとなるこ
とがない。なお半導体ウェハ（１４）をＮ型としたとき
は、Ｎウェル（１２）を介して半導体ウェハ（１４）か
らの基板電位の取り出しが可能となる。
【００１９】
【発明の効果】よって本発明に依れば、各半導体領域（
７）（１５）下にＰウェル（１１）あるいはＮウェル（
１２）を有するポリシリコン層（８）を設け、孔（６）
を介して各半導体領域（７）（１５）と電気的に接続す
ることにより、誘電体分離構造による各半導体領域（７
）（１５）の基板電位をフローティングすることなく基
板バイアスが可能となる。また各半導体領域（７）（１
５）にＭＯＳトランジスタを形成した場合、基板フロー
ティングによるドレインソース間ブレークダウン電圧の
低下やホットキャリア耐圧の劣化等を防止できる。
７）（１５）下にＰウェル（１１）あるいはＮウェル（
１２）を有するポリシリコン層（８）を設け、孔（６）
を介して各半導体領域（７）（１５）と電気的に接続す
ることにより、誘電体分離構造による各半導体領域（７
）（１５）の基板電位をフローティングすることなく基
板バイアスが可能となる。また各半導体領域（７）（１
５）にＭＯＳトランジスタを形成した場合、基板フロー
ティングによるドレインソース間ブレークダウン電圧の
低下やホットキャリア耐圧の劣化等を防止できる。
【００２０】更に本発明の製造方法では、従来のＣＶＤ
シリコン酸化膜の代りにポリシリコン層の付着で実現で
き、製造工程の複雑化を伴なわない利点を有する。
シリコン酸化膜の代りにポリシリコン層の付着で実現で
き、製造工程の複雑化を伴なわない利点を有する。
【図１】本発明の製造方法の第１の工程を説明する断面
図である。
図である。
【図２】本発明の製造方法の第２の工程を説明する断面
図である。
図である。
【図３】本発明の製造方法の第３の工程を説明する断面
図である。
図である。
【図４】本発明の製造方法の第４の工程を説明する断面
図である。
図である。
【図５】本発明の製造方法の第５の工程を説明する断面
図である。
図である。
【図６】本発明の製造方法の第６の工程を説明する断面
図である。
図である。
【図７】本発明の製造方法の第７の工程を説明する断面
図である。
図である。
【図８】本発明の製造方法の第８の工程および完成した
構造を説明する断面図である。
構造を説明する断面図である。
【図９】従来の製造方法の第１の工程を説明する断面図
である。
である。
【図１０】従来の製造方法の第２の工程を説明する断面
図である。
図である。
【図１１】従来の製造方法の第３の工程を説明する断面
図である。
図である。
【図１２】従来の製造方法の第４の工程を説明する断面
図である。
図である。
【図１３】従来の製造方法の第５の工程を説明する断面
図である。
図である。
【図１４】従来の製造方法の第６の工程を説明する断面
図である。
図である。
【図１５】従来の製造方法の第７の工程を説明する断面
図である。
図である。
【図１６】従来の製造方法の第８の工程を説明する断面
図である。
図である。
Claims (4)
- 【請求項１】 平坦な両主面を有する半導体ウェハと
、前記ウェハ上に設けたポリシリコン層と前記ポリシリ
コン層表面に埋め込まれた島状の単結晶の半導体領域と
前記ポリシリコン層と前記半導体領域とを電気的に絶縁
するための酸化膜層と前記半導体領域下面の前記酸化膜
層に設けられ前記半導体領域と前記ポリシリコン層を電
気的に接続する孔と前記半導体領域に形成される半導体
素子とを具備することを特徴とする半導体集積回路。 - 【請求項２】 前記ポリシリコン層にウェル領域を設
け、前記半導体領域と前記半導体ウェハとを電気的に分
離することを特徴とする請求項１記載の半導体集積回路
。 - 【請求項３】 前記半導体領域にＣＭＯＳ半導体素子
を形成することを特徴とする請求項２記載の半導体集積
回路。 - 【請求項４】 単結晶半導体基板の平坦な一主面に予
定の半導体領域を残してエッチングする工程、前記基板
表面に酸化膜層を形成する工程、前記予定の半導体領域
上の酸化膜層に電気的接続をするための孔を形成する工
程、前記酸化膜層上にポリシリコン層を付着する工程、
前記ポリシリコン層に選択的にウェル領域を形成する工
程、前記ポリシリコン層上面を鏡面研磨する工程、前記
ポリシリコン層の鏡面に支持用の半導体ウェハを接合す
る工程、前記半導体基板を研削、研磨して半導体領域の
みを残存する工程、前記半導体領域に半導体素子を形成
する工程とを具備することを特徴とする半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010172A JPH04245473A (ja) | 1991-01-30 | 1991-01-30 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010172A JPH04245473A (ja) | 1991-01-30 | 1991-01-30 | 半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245473A true JPH04245473A (ja) | 1992-09-02 |
Family
ID=11742865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3010172A Pending JPH04245473A (ja) | 1991-01-30 | 1991-01-30 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841197A (en) * | 1994-11-18 | 1998-11-24 | Adamic, Jr.; Fred W. | Inverted dielectric isolation process |
| US6124179A (en) * | 1996-09-05 | 2000-09-26 | Adamic, Jr.; Fred W. | Inverted dielectric isolation process |
-
1991
- 1991-01-30 JP JP3010172A patent/JPH04245473A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841197A (en) * | 1994-11-18 | 1998-11-24 | Adamic, Jr.; Fred W. | Inverted dielectric isolation process |
| US6124179A (en) * | 1996-09-05 | 2000-09-26 | Adamic, Jr.; Fred W. | Inverted dielectric isolation process |
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