JPH07263539A

JPH07263539A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH07263539A
Application number: JP30359694A
Authority: JP
Inventors: Toshiro Hiramoto; 俊郎平本; Nobuo Tanba; 展雄丹場; Masami Usami; 正己宇佐美; Takahide Ikeda; 隆英池田; Kazuo Tanaka; 一雄田中; Tokuo Watanabe; 篤雄渡辺; Satoru Isomura; 悟磯村; Toshiyuki Kikuchi; 俊之菊池; Toru Koizumi; 亨小泉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-09
Filing date: 1994-12-07
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】分離溝によって半導体素子間を分離する半導
体集積回路装置の電気的信頼性を向上させる。また、半
導体集積回路装置の製造歩留まりを高める。【構成】半導体集積回路装置は、半導体素子が形成さ
れる活性領域を囲むように設けられた素子間分離用の第
１分離溝７と、さらに前記第１分離溝７の外周の少なく
とも一部を囲むように設けられた第２分離溝８を含む。
また、絶縁層上に積層されたシリコン層の能動領域と素
子分離領域とがこのシリコン層の主面から前記絶縁層に
到達する分離溝６０で互いに絶縁分離される半導体集積
回路装置において、前記シリコン層の能動領域、素子分
離領域の夫々に同一の固定電位を供給する。また、半導
体集積回路装置の製造方法は、半導体素子が形成される
活性領域を囲むように第１分離溝７を形成する工程と、
前記第１分離溝７の少なくとも一部を囲む第２分離溝８
を形成する工程とを同時に行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置及
びその製造方法に関し、特に、半導体基板に形成した分
離溝によって素子間分離を行う半導体集積回路装置に適
用して有効な技術に関するものである。

【０００２】本発明は、更に具体的には、絶縁層上に積
層された単結晶シリコン層にバイポーラトランジスタと
相補型ＭＯＳＦＥＴ(以下、ＣＭＯＳと称す)が形成さ
れ、バイポーラトランジスタが絶縁性の分離溝で囲ま
れ、ＮＭＯＳとＰＭＯＳ間が分離溝で分離された半導体
集積回路装置に適用して有効な技術に関するものであ
る。

【０００３】

【従来の技術】近年、高速メモリＬＳＩや高速論理ＬＳ
Ｉなどに適用されているバイポーラデバイスやバイポー
ラ−ＣＭＯＳデバイスは、半導体基板に形成した分離溝
を使って素子間分離を行うことにより、寄生容量の低減
や集積度の向上を図っている。

【０００４】図２０は、バイポーラデバイスの一般的な
構成を示す半導体基板の要部平面図であり、図２１は、
図２０に示すＢ−Ｂ切断線の位置で切った断面図であ
り、図中、符号３０はｐ型の半導体基板、符号３１はn+
型の埋込み層、符号３２はｎ型のエピタキシャル層であ
る。

【０００５】同図において、バイポーラトランジスタ
は、フィールド酸化膜４１で囲まれた領域に、埋込み層
３１を埋込み型の高濃度コレクタ領域、エピタキシャル
層３２を低濃度コレクタ領域、ｎ型半導体領域３３をコ
レクタコンタクト領域、ｐ型半導体領域３４をベース領
域、n+型半導体領域３５をエミッタ領域として構成さ
れ、その周囲を囲む分離溝３６によって隣接する他の素
子と電気的に分離される。分離溝３６内には絶縁物４０
が埋込まれている。

【０００６】前記エミッタ領域３５、ベース領域３４、
コレクタコンタクト領域３３の夫々には、層間絶縁膜４
２に形成された開口を通して、例えばアルミニウム(Ａ
ｌ)膜からなるエミッタ電極３７、ベース電極３８、コ
レクタ電極３９の夫々が接続されている。

【０００７】また、１９８９年、カルワー・アカデミッ
ク出版社発行、アントニオ・アール・アルバーツ編集の
〔Ｂｉ−ＣＭＯＳ技術と応用〕、第６８頁、第６図（１
９８９，Ｋluwer Ａcademic Ｐublication,edited by
Ａntonio Ｒ．Ａlvarez，〔Ｂｉ−ＣＭＯＳＴechnolog
y and Ａpplications〕,ｐ.６８,Ｆig.６）には、ｐ型
シリコン基板の表面に、ｎ型埋込層、ｐ型埋込層の夫々
を形成し、前記ｐ型シリコン基板上にｎ型エピタキシャ
ル層を形成した後、前記ｎ型埋込層、ｐ型埋込層上に位
置する前記ｎ型エピタキシャル層中にｎ型ウエル領域及
びｐ型ウエル領域の夫々を形成するＢｉ−ＣＭＯＳプロ
セスが開示されている。さらに、ｎ型ウエル領域及びｐ
型ウエル領域の境界部に厚いフィールド絶縁膜を設け、
ＮＭＯＳ間、又はＰＭＯＳ間のアイソレーション領域と
して使用する趣旨が記載されている。

【０００８】また、バイポーラトランジスタは、ｎ型エ
ピタキシャル層の表面から延び、ｎ型埋込層を分断する
分離溝によって互いに電気的に分離されている。

【０００９】特開平２−１８４０６８号公報には、絶縁
層上に設けられたシリコン基板（Ｓilicon Ｏn Ｉnsula
tor基板：以下、ＳＯＩ基板と称す)上に、ｎ型ウエル領
域及びｐ型ウエル領域を形成し、その後、前記ｎ型ウエ
ル領域及びｐ型ウエル領域の間にアイソレーション用の
溝を形成し、前記アイソレーション用の溝によって分離
された前記ｎ型ウエル領域及びｐ型ウエル領域の夫々の
主面にＣＭＯＳを形成するプロセスが開示されている。

【００１０】

【発明が解決しようとする課題】前記素子間分離用の分
離溝３６の内部には、通常、薄い酸化シリコン膜を介し
て多結晶シリコン膜又は絶縁物が埋め込まれる。その
際、分離溝３６の幅を狭くするほど多結晶シリコン膜又
は絶縁物の膜厚を薄くすることができ、かつ埋め込んだ
後の平坦性も向上する。また、分離溝３６の幅を狭くす
るほど活性領域の実効的な面積が増加するので、デバイ
スの高集積化にとって有利である。このような理由か
ら、例えば設計ルールが０．５［μｍ］程度のデバイス
では、分離溝３６の幅もデバイスの最小加工寸法、即ち
０．５［μｍ］前後に設定される。

【００１１】ところが、素子間分離用の分離溝３６はエ
ピタキシャル層３２及び埋込み層３１を貫通して半導体
基板３０に達する深さ(約３［μｍ］以上)に開孔する必
要があるため、幅が０．５［μｍ］程度の分離溝３６は
そのアスペクト比が６以上となる。しかも、設計ルール
が０．５［μｍ］程度のデバイスになると、分離溝３６
の全長は半導体チップ１個あたり延ベ数メートルから十
メートルにも達する。

【００１２】しかし、このような高アスペクト比で、か
つ長い分離溝３６を現状のドライエッチング技術で歩留
まり良く加工することは非常に困難であり、分離溝３６
の加工時に例えば半導体基板３０の表面に異物が付着し
たり、溝加工用のフォトレジストマスクに形状異常が発
生したりすると、図２２に示すように、半導体基板３０
に達する正常な分離溝３６が一部で形成されず、加工不
良４３を起こす場合があり、半導体素子間の電気的な分
離ができなくなる、といった問題が生じる。

【００１３】また、本発明者等が本発明をなす過程にお
いて検討したＢｉ−ＣＭＯＳ構造の半導体集積回路装置
が特願平４−２０１００１号(平成４年７月２８日出願)
に記載されている。この出願には、ＳＯＩ基板に形成さ
れたバイポーラトランジスタ、ＮＭＯＳ及びＰＭＯＳ等
の素子が開示されている。

【００１４】ＳＯＩ基板は、下からｐ型単結晶シリコン
支持基板、シリコン酸化膜、ｎ型単結晶シリコン層から
成り、ｎ型単結晶シリコン層中にはｎ型単結晶シリコン
層と同一導電型で、それよりも高濃度のn+型埋込層がＳ
ＯＩ基板の全面に渡って形成されている。

【００１５】前述の素子は、ＳＯＩ基板の表面に選択的
に形成されたフィールド絶縁膜によって囲まれている能
動領域(素子形成領域)に形成されている。フィールド絶
縁膜が設けられているフィールド領域には、配線、外部
端子(ボンディングパッド)等が形成される。

【００１６】さらに、各バイポーラトランジタ間には、
ｎ型単結晶シリコン層の表面からシリコン酸化膜にまで
延在する絶縁性の分離溝が設けられ、この分離溝により
各バイポーラトランジスタ間が電気的に分離されてい
る。

【００１７】また、ＮＭＯＳ及ＰＭＯＳは、ｎ型単結晶
シリコン層中に形成されたｐ型ウエル領域及びｎ型ウエ
ル領域に形成されている。そして、ｐ型ウエル領域とｎ
型ウエル領域との間には、各バイポーラトランジスタ間
に設けられたのと同様の分離溝が形成されている。

【００１８】本発明者が、前記半導体集積回路装置につ
いて検討した結果を以下に述べる。

【００１９】前記分離溝は、ドライエッチング技術によ
りフィールド絶縁膜及びｎ型単結晶シリコン層にシリコ
ン酸化膜に達するように溝を形成し、この溝内にシリコ
ン酸化膜等の絶縁膜を埋め込むことによって形成される
が、例えばドライエッチング工程において、異物等によ
り溝がシリコン酸化膜に達するまで形成されない、とい
った不良が発生する場合がある。

【００２０】分離溝は例えばバイポーラトランジスタの
周囲を囲んで設けられており、このような不良が周囲の
一部分にでも発生すると、その中に形成されているバイ
ポーラトランジスタは使用することができない。そし
て、このような使用できないトランジスタが、所定の数
以上になると、そのチップは不良となってしまう。つま
り、前述のような分離溝の不良の発生は、製造歩留まり
の低下を招くという問題点がある。

【００２１】本発明の１つの目的は、分離溝によって半
導体素子間を分離する半導体集積回路装置の電気的信頼
性を向上させることにある。

【００２２】本発明の１つの目的は、半導体基板又は絶
縁層上に積層された単結晶シリコン層に複数のバイポー
ラトランジスタが設けられ、複数のバイポーラトランジ
スタ間は分離溝によって電気的に分離されている半導体
集積回路装置において、半導体集積回路装置の製造歩留
まりを高める技術を提供することにある。

【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００２４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００２５】本発明の半導体集積回路装置は、半導体素
子が形成される活性領域の外周に素子間分離用の第１分
離溝を設け、さらに前記第１分離溝の外周に少なくとも
その一部を囲む第２分離溝を設けたものである。

【００２６】また、本発明による半導体集積回路装置の
製造方法は、半導体素子が形成される活性領域の外周に
前記活性領域の全周を囲む第１分離溝と、前記第１分離
溝の少なくとも一部を囲む第２分離溝とを同時に形成す
るものである。

【００２７】また、絶縁層上に積層された単結晶シリコ
ン層の表面に能動領域（素子形成領域）とフィールド領
域とを有し、前記能動領域に形成されたバイポーラトラ
ンジスタは分離溝によってその周囲を囲まれている半導
体集積回路装置において、前記フィールド領域の単結晶
シリコン層に印加する電位を、前記半導体集積回路装置
に印加する電位の中で最も高い電位にする。

【００２８】

【作用】上述した手段によれば、万一、第１分離溝の一
部に加工不良が生じ、この第１分離溝の内側の半導体素
子と外側の他の半導体素子との電気的な分離ができなく
なった場合でも、その外周に設けた第２分離溝によって
これらの半導体素子間の電気的分離が可能となるので、
分離溝による素子間分離を確実に行うことができる。

【００２９】また、本願の半導体集積回路装置は、例え
ばＥＣＬ回路を構成するが、その場合、半導体集積回路
装置内の複数のバイポーラトランジスタの大半は、その
コレクタに前記半導体集積回路装置に印加される電位の
中で最も高い電位が印加されることとなる。

【００３０】本願は、この事実に着目したものであり、
フィールド領域の単結晶シリコン層に印加する電位を、
半導体集積回路装置に印加する電位の中で最も高い電位
にすることにより、最も高い電位が印加されるバイポー
ラトランジスタのコレクタ電位とフィールド領域の電位
とが同一電位になるので、コレクタに最も高い電位が印
加されるバイポーラトランジスタとフィールド領域との
間に位置する分離溝に不良が発生しても、不良の分離溝
で囲まれたバイポーラトランジスタを正常なものとして
使用することができる。つまり、半導体集積回路装置の
製造歩留まりを高めることができる。

【００３１】また、フィールド領域の単結晶シリコン層
に印加する電位を、前記半導体集積回路装置に印加する
電位の中で最も高い電位にすることにより、最も高い電
位が印加されるバイポーラトランジスタのコレクタ電位
とフィールド領域の電位とが同一電位になるので、コレ
クタに最も高い電位が印加されるバイポーラトランジス
タとフィールド領域との間に位置する分離溝を廃止する
ことができる。

【００３２】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００３３】（実施例１）本発明の実施例１である
バイポーラデバイス(半導体集積回路装置)の概略構成を
図１(半導体基板の要部平面図)及び図２（図１に示すＡ
−Ａ切断線の位置で切った断面図）に示す。

【００３４】図１及び図２に示すように、例えばｐ型の
単結晶シリコンからなる半導体基板１上にはn+型の半導
体領域からなる埋込み層２が形成され、さらに、この埋
込み層２の上にはｎ型の単結晶シリコンからなるエピタ
キシャル層３が形成されている。

【００３５】前記エピタキシャル層３の活性領域には、
埋込み層２を埋込み型の高濃度コレクタ領域、エピタキ
シャ層３を低濃度コレクタ領域、このエピタキシャル層
３の主面に形成されたｎ型半導体領域４をコレクタコン
タクト領域、ｐ型半導体領域５をベース領域、n+型半導
体領域６をエミッタ領域として構成されたｎｐｎ型バイ
ポーラトランジスタが形成されている。また、エミッタ
領域６にはn+型多結晶シリコン膜からなるエミッタ引出
し電極６ａが接続され、ベース領域５にはp+型多結晶シ
リコン膜からなるベース引出し電極５ａが接続され、コ
レクタコンタクト領域４にはn+型多結晶シリコン膜から
なるコレクタ電極４ａが接続されている。エミッタ引出
し電極６ａ、ベース引出し電極５ａ、コレクタ電極４ａ
の夫々は、層間絶縁膜１６中に設けられた開口を通し
て、エミッタ領域、ベース領域、コレクタコンタク領域
の夫々に接続される。

【００３６】本実施例のバイポーラデバイスは、前記バ
イポーラトランジスタが形成された活性領域の外周に、
この活性領域の全周を囲むようにして素子間分離用の第
１分離溝７を設け、さらに、この第１分離溝７の外周
に、この第１分離溝７を囲むようにして素子間分離用の
第２分離溝８を設けた点に特徴がある。

【００３７】図１に示すように、本実施例では、第１分
離溝７の外側の第２分離溝８を、第１分離溝７の全周を
囲むように設けたが、これに限定されるものではなく、
第２分離溝８は、第１分離溝７の少なくとも一部を囲む
ように設けてあればよい。この第１分離溝７及び第２分
離溝８は、いずれもエピタキシャル層３及び埋込み層２
を貫通して半導体基板１に達しており、表面から底部ま
での深さは３．５［μｍ］程度、幅は０．５［μｍ］程
度である。また、第１分離溝７と第２分離溝８とのスペ
ースは０．６［μｍ］程度である。

【００３８】前記第１分離溝７及び第２分離溝８を形成
するには、まず、図３に示すように、ｐ型の半導体基１
にｎ型不純物(例えばＳｂ)を１０¹⁶／cm² 程度イオン注
入してn+型の埋込み層２を形成し、続いてこの埋込み層
２上を含む半導体基板１上にｎ型不純物を１０¹²／cm²
程度導入した厚さ１［μｍ］程度のエピタキシャル層３
を形成した後、窒化シリコン膜９を耐酸化性マスクとし
て用いた選択酸化法により、エピタキシャル層３の主面
に０．５［μｍ］程度の厚さを有するフィールド絶縁膜
(酸化シリコン膜)１０を形成する。

【００３９】次に、図４に示すように、半導体基板１の
全面に、厚さがそれぞれ０．２［μｍ］程度の多結晶シ
リコン膜１１、酸化シリコン膜１２をＣＶＤ法で順次堆
積した後、図５に示すように、フォトレジスト１３をマ
スクにして、フィールド領域の酸化シリコン膜１２、多
結晶シリコン膜１１及び酸化シリコン膜１０をＲＩＥ
(Ｒeactive Ｉon Ｅtching）等の異方性エッチングによ
り順次エッチングする。

【００４０】次に、フォトレジスト１３を除去した後、
図６に示すように、酸化シリコン膜１２をマスクにして
フィールド領域のエピタキシャル層３、埋込み層２をＲ
ＩＥで順次エッチングし、半導体基板１に達する第１分
離溝７及び第２分離溝８を同時に形成する。

【００４１】次に、前記第１分離溝７内及び第２分離溝
８内を含む半導体基板１の全面にＣＶＤ法で酸化シリコ
ン膜を堆積した後、この堆積した酸化シリコン膜の膜厚
に相当する分、エッチバックを行うことによって、図７
に示すように、第１分離溝７内及び第２分離溝８内を酸
化シリコン膜１４で埋め込む。さらに、その後、分離溝
７、分離溝８の夫々の内部を除く他の領域の酸化シリコ
ン膜１４をオーバーエッチングにより除去する。この
時、多結晶シリコン膜１１は、オーバーエッチングのス
トッパとして機能する。

【００４２】次に、図８に示すように、多結晶シリコン
膜１１、窒化シリコン膜９をエッチングにより除去した
後、第１分離溝７、第２分離溝８で囲まれた活性領域
に、前記図１及び図２に示すバイポーラトランジスタを
通常のイオン打込み技術、薄膜形成技術を用いて形成す
る。

【００４３】このように、本実施例では、バイポーラト
ランジスタが形成される活性領域を囲むように第１分離
溝７を設け、さらに、この第１分離溝７の外側に第２分
離溝８を設けたので、例えば図９に示すように、万一、
第１分離溝７の一部に加工不良７ａが生じ、この分離溝
７によって囲まれるバイポーラトランジスタと第１分離
溝７の外側に隣接する他のバイポーラトランジスタ(図
示せず)との電気的分離ができなくなった場合でも、第
１分離溝７の外周に設けた第２分離溝８によって前記バ
イポーラトランジスタ間の電気的分離が可能となるの
で、素子間分離を確実に行うことができる。

【００４４】また、本実施例では、第１分離溝７及び第
２分離溝８を、活性領域とこれに隣接する他の活性領域
との間のフィールド領域に形成するので、活性領域の実
効的な面積は縮小されず、従って、バイポーラトランジ
スタの高集積化が妨げられることはない。

【００４５】さらに、本実施例では、第１分離溝７と第
２分離溝８とを同一の工程で同時に形成するので、バイ
ポーラデバイスの製造工程が増加することもない。

【００４６】（実施例２）本発明の実施例２である
バイポーラデバイス(半導体集積回路装置)の概略構成を
図１０(半導体基板の要部断面図)に示す。

【００４７】図１０に示すように、本実施例のバイポー
ラデバイスは、半導体基板１と埋込み層２との間に絶縁
膜１５を設けたＳＯＩ基板上に形成されている。このＳ
ＯＩ基板を製造するには、一例として厚さ５００［μ
ｍ］程度の単結晶シリコンからなる半導体基板１の表面
に厚さ０．５〜１．０［μｍ］程度の酸化シリコン膜を
熱酸化法で形してこれを絶縁膜１５とし、次に、前記絶
縁膜１５の上に第２半導体基板(図示せず)を重ね合わせ
て両者を熱処理により接着した後、第２半導体基板を研
磨して厚さ１〜２［μｍ］程度まで薄膜化し、次に、前
記薄膜化された第２半導体基板上にｎ型不純物を導入し
て埋込み層２を形成し、次に、前記埋込み層２上にエピ
タキシャル層３を形成する。

【００４８】本実施例のバイポーラデバイスは、バイポ
ーラトランジスタが形成される活性領域の外周に、この
活性領域の全周を囲むようにして素子間分離用の第１分
離溝７を設け、さらに、この第１分離溝７の外周に、こ
の第１分離溝７を囲むようにして素子間分離用の第２分
離溝８を設け、エピタキシャル層３及び埋込み層２を貫
通して絶縁膜１５に達する分離溝７及び分離溝８によっ
て完全に誘電分離を行う点に特徴がある。分離溝７、分
離溝８の形成方法は、前述の実施例１と同じであるた
め、その説明は省略する。

【００４９】本実施例によれば、バイポーラトランジス
タが形成される活性領域をその周囲から電気的に完全に
分離することができるので、寄生容量を確実に低減する
ことができ、高速のバイポーラデバイスを実現すること
ができる。

【００５０】前記実施例１、実施例２では、第１分離溝
７の外周に、その全周を囲むようにして第２分離溝８を
設けたが、これに限定されるものではない。

【００５１】例えば、図１１(ａ)は、第１分離溝７の外
周を囲む第２分離溝８を複数の小ブロックに分割した実
施例を示す平面図である。この構成によれば、第１分離
溝７の一部に加工不良が生じ、埋込み層が第１分離溝７
の内側と外側とで導通した場合でも、第１分離溝７と第
２分離溝８とに囲まれた領域の面積が小さいことによ
り、寄生容量の増加を最小限に抑制することができる。

【００５２】また、図１１(ｂ)は、第１分離溝７の外周
を囲む第２分離溝８を活性領域毎(１つのバイポーラト
ランジスタ毎）ではなく、複数(例えば３つ)の活性領域
に対して１つの割合で設けてた実施例である。この実施
例では、隣接する２つの活性領域の境界部の第１分離溝
７に生じた加工不良を救済することはできないが、これ
らの活性領域全体を第１分離溝８で囲むことにより、部
分的な救済を行うことは可能である。

【００５３】また、図１１(ｃ)に示すように、第２分離
溝８を複数の小ブロックに分割することにより、寄生容
量の増加を最小限に抑制することができる。

【００５４】また、図１１(ｄ)は、２つの活性領域の間
のフィールド領域の面積が狭く、この領域間に第２分離
溝８を設けることができないために、分離溝７の外周を
囲む第２分離溝８を部分的に設けた実施例である。この
ように、第２分離溝８は、第１分離溝７の少なくとも一
部を囲むように設けてあればよく、必ずしも第１分離溝
７の全周を囲むように設ける必要はない。

【００５５】前記実施例では、活性領域にバイポーラト
ランジスタを形成した場合について説明したが、これに
限定されるものではなく、ＭＩＳＦＥＴ（Ｍetal Ｉnsu
lator Ｓemicondutor Ｆield Ｅffect Ｔransistor）を
初めとする各種半導体素子を形成した場合にも、本発明
は適用できる。

【００５６】前記実施例１、実施例２では、第１分離溝
の内部及び第２分離溝の内部に酸化シリコン膜を埋め込
んだ場合について説明したが、これに限定されるもでは
なく、例えば溝内表面に薄い酸化膜を形成した後、多結
晶シリコン膜を埋め込んでもよい。

【００５７】このように、半導体素子が形成される活性
領域を囲む素子間分離用の第１分離溝を設け、さらに、
この第１分離溝の外周に少なくともその一部を囲む第２
分離溝を設けることにより、万一、第１分離溝の一部に
加工不良が生じ、第１分離溝によって囲まれる半導体素
子と第１分離溝の外側の半導体素子との電気的分離がで
きなくなった場合でも、第１分離溝の外周に設けた第２
分離溝によって、これらの半導体素子間の電気的分離を
行うことができるので、分離溝による素子間分離を確実
に行うことが可能となり、分離溝を使って素子間分離を
行う半導体集積回路装置の電気的信頼性、製造歩留まり
を向上させることができる。

【００５８】（実施例３)本発明の実施例３である半
導体集積回路装置の概略構成を図１２(要部断面図)に示
す。

【００５９】図１２に示すように、半導体集積回路装置
は半導体基体１５の主面に形成される。半導体基体５１
は、例えば支持基板５２の主面上に絶縁層５２Ａを介在
してｎ型単結晶シリコン層５６が積層された所謂ＳＯＩ
（Ｓilicon Ｏn Ｉnsulator)構造で構成される。支持基
板５２は例えば単結晶珪素からなるp-型半導体基板で形
成される。絶縁層５２Ａは例えば酸化珪素膜で形成され
る。この酸化珪素膜は支持基板５２に熱酸化処理を施す
ことにより形成される。ｎ型単結晶シリコン層５６は、
例えば絶縁層５２Ａの主面から半導体基板５３、n-型エ
ピタキシャル層５５の夫々を順次積層した２層構造で構
成される。半導体基板５３は、例えば単結晶珪素基板で
形成され、絶縁層５２Ａの主面上に熱処理で貼り合わさ
れる。n-型エピタキシャル層５５は半導体基板５３の主
面上にエピタキシャル成長法で成長される。

【００６０】前記半導体基体５１において、ｎ型単結晶
シリコン層５６の主面上にはフィールド絶縁膜５９が形
成される。このフィールド絶縁膜５９は例えばｎ型単結
晶シリコン層５６の主面上に選択熱酸化法で形成され
る。フィールド絶縁膜５９で周囲を規定された能動領域
(素子形成領域)には、ｎｐｎ型バイポーラトランジスタ
Ｔｒ、ｎチャネルＭＩＳＦＥＴＱｎ及びｐチャネルＭＩ
ＳＦＥＴＱｐが構成される。ｎ型単結晶シリコン層５６
の主面にフィールド絶縁膜５９が形成されているフィー
ルド領域Ｆには、配線、外部端子(ボンディングパッド)
等が形成される。

【００６１】前記ｎｐｎ型バイポーラトランジスタＴｒ
はバイポーラトランジスタ形成領域Ｒｔに形成される。
このｎｐｎ型バイポーラトランジスタＴｒはｎ型単結晶
シリコン層５６の主面からその深さ方向に向ってｎ型エ
ミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の夫々
を順次配列した縦型構造で構成される。

【００６２】前記ｎ型コレクタ領域は、真性コレクタ領
域、高濃度コレクタ領域及びコレクタコンタクト領域を
含み、コレクタコンタクト領域はn+型半導体領域６２で
構成され、真性コレクタ領域はn-型エピタキシャル層５
５で構成され、高濃度コレクタ領域はn+型埋込層５４で
構成される。このn+型埋込層５４は半導体基板５３の全
表面に形成される。コレクタコンタクト領域のn+型半導
体領域６２はn-型エピタキシャル層５５の主面に構成さ
れる。このn+型半導体領域６２は、その底面部がn+型埋
込層５４に接触し、電気的に接続される。

【００６３】前記ｎ型コレクタ領域であるコレクタコン
タクト領域のn+型半導体領域６２にはコレクタ電位が印
加される。本実施例の半導体集積回路装置はＥＣＬ回路
を構成するものであり、この半導体集積回路装置中に存
在するバイポーラトランジスタＴｒのうち、４０〜５０
［％］程度のバイポーラトランジスタＴｒのコレクタ電
位は、外部から印加される電源電圧のうち、例えば最も
高い固定電位ＶＭＰ(例えば０［Ｖ］）に設定される。
その他のバイポーラトランジスタＴｒのコレクタ電位は
回路構成により種々異なる。

【００６４】前記ｐ型ベース領域はｐ型半導体領域６３
で構成される。このｐ型半導体領域６３はn-型エピタキ
シャル層５５の主面に形成される。ｐ型半導体領域６３
にはベース引出用電極６５Ａが電気的に接続される。ベ
ース引出用電極６５Ａは例えば抵抗値を低減するｐ型不
純物(ボロン等)が導入された多結晶珪素膜で形成され
る。

【００６５】前記ｎ型エミッタ領域はn+型半導体領域６
７で構成される。このn+型半導体領域６７はｐ型半導体
領域６３の主面に形成される。n+型半導体領域６７には
エミッタ引出用電極６９が電気的に接続される。エミッ
タ引出用電極６９は、例えば抵抗値を低減するｎ型不純
物(ヒ素又はリン)が導入された多結晶珪素膜で形成され
る。このエミッタ引出用電極６９は、絶縁膜６６でベー
ス引出用電極６５Ａと電気的に絶縁分離される。

【００６６】前記ｎチャネルＭＩＳＦＥＴＱｎはＮＭＯ
Ｓ形成領域Ｒｎに構成される。このＮＭＯＳ形成領域Ｒ
ｎのエピタキシャル層５５にはｎチャネルＭＩＳＦＥＴ
Ｑｎのチャネル形成領域として使用されるｐ型ウエル領
域５８が形成される。つまり、ｎチャネルＭＩＳＦＥＴ
Ｑｎは、ｐ型ウエル領域(チャネル形成領域)５８、ゲー
ト絶縁膜６４、ゲート電極６５Ｂ、ソース領域及びドレ
イン領域である一対のn+型半導体領域６７で構成され
る。ゲート絶縁膜６４は例えばシリコン酸化膜で形成さ
れる。ゲート電極６５Ｂは、例えば抵抗値を低減する不
純物(リン等)が導入された多結晶シリコン膜で形成され
る。

【００６７】前記ＮＭＯＳ形成領域Ｒｎは、ｎ型単結晶
シリコン層５６の主面から絶縁層５２Ａに到達する分離
溝６０で周囲を規定され、ｎｐｎ型バイポーラトランジ
スタＴｒが構成されるバイポーラトランジスタ形成領域
Ｒｔと互い絶縁分離される。この分離溝６０内には例え
ば絶縁体(シリコン酸化膜)６１が埋め込まれる。分離溝
６０を埋め込む埋込み材料は多結晶シリコン膜でもよ
い。この場合、分離溝６０内から露出するｎ型単結晶シ
リコン層５６の表面(内壁面)を予め酸化して、シリコン
酸化膜を形成しておけばよい。

【００６８】前記ＮＭＯＳ形成領域Ｒｎ内において、ｐ
型ウエル領域５８下には、ｎ型単結晶シリコン層５６の
半導体基板５３に形成されたn+型埋込層５４が形成され
る。このn+型埋込層５４は、ｐ型ウエル領域５８に接触
され、形成領域Ｒｔ内に形成されたn+型埋込層５４と同
一の製造工程で形成される。ｐ型ウエル領域５８は、外
部電源電圧のうち、例えば最も低い固定電位ＶＭＮ(例
えば−５．２［Ｖ］)に設定される。ｎチャネルＭＩＳ
ＦＥＴＱｎ下のn+型埋込層５４に印加する電位は、フロ
ーティングでも良いが、最も高い固定電位（例えば０
［Ｖ］）に設定するのが望ましい。

【００６９】前記ｐチャネルＭＩＳＦＥＴＱｐはＰＭＯ
Ｓ形成領域Ｒｐに構成される。このＰＭＯＳ形成領域Ｒ
ｐのエピタキシャル層５５にはｐチャネルＭＩＳＦＥＴ
Ｑｐのチャネル形成領域として使用されるｎ型ウエル領
域５７が構成される。つまり、ｐチャネルＭＩＳＦＥＴ
Ｑｐは、ｎ型ウエル領域(チャネル形成領域)５７、ゲー
ト絶縁膜６４、ゲート電極６５Ｂ、ソース領域及びドレ
イン領域である一対のp+型半導体領域６８で構成され
る。

【００７０】前記ＰＭＯＳ形成領域Ｒｐは、ｎ型単結晶
シリコン層５６の主面から絶縁層５２Ａに到達する分離
溝６０で周囲を規定され、ｎチャネルＭＩＳＦＥＴＱｎ
が構成されるＮＭＯＳ形成領域Ｒｎ、フィールド領域Ｆ
の夫々と互いに絶縁分離される。

【００７１】前記ＰＭＯＳ形成領域Ｒｐ内において、ｎ
型ウエル領域５７下には、ｎ型多結晶シリコン層５６の
半導体基板５３に形成されたn+型埋込層５４が形成され
る。このn+型埋込層５４は、ｎ型ウエル領域５７に接触
され、ＮＭＯＳ形成領域Ｒｎに形成されたn+型埋込層５
４と同一の製造工程で形成される。ｎ型ウエル領域５７
は、外部電源電圧のうち、例えば最も高い固定電位ＶＭ
Ｐ(例えば０［Ｖ］)に設定される。

【００７２】前記フィールド領域Ｆ内において、ｎ型多
結晶シリコン層５６のエピタキシャル層５５にはｎ型ウ
エル領域５７が形成され、半導体基板５３にはn+型埋込
層５４が形成される。このn+型埋込層５４は、ｎ型ウエ
ル領域５７に接触され、ＰＭＯＳ形成領域Ｒｐに形成さ
れたn+型埋込層５４と同一製造工程で形成される。つま
り、n+型埋込層５４は半導体基板５３の全領域に形成さ
れる。フィールド領域Ｆは、外部電源電圧のうち、例え
ば最も高い固定電位ＶＭＰ(例えば０［Ｖ］)に設定され
る。

【００７３】前記バイポーラトランジスタ形成領域Ｒｔ
は、ｎ型単結晶シリコン層５６の主面から絶縁層５２Ａ
に到達する分離溝６０で周囲を規定され、ｎチャネルＭ
ＩＳＦＥＴＱｎが構成されるＮＭＯＳ形成領域Ｒｎ、フ
ィールド領域Ｆの夫々と互いに絶縁分離される。

【００７４】このように構成される半導体集積回路装置
は、ｎ型単結晶シリコン層５６のバイポーラトランジス
タ形成領域(能動領域)Ｒｔとフィールド領域Ｆとが同一
の固定電位に設定されているので、分離溝６０の製造プ
ロセスにおいて、分離溝６０が絶縁層５２Ａに到達しな
い分離不良が発生しても、バイポーラトランジスタ形成
領域Ｒｔとフィールド領域Ｆとの間で生じるリーク電流
を防止できる。

【００７５】次に、前記半導体集積回路装置の製造方法
について、図１３乃至図１５（製造工程順に示す要部断
面図）を用いて簡単に説明する。

【００７６】まず、支持基板５２を用意する。この支持
基板５２の主面上には絶縁層５２Ａが形成される。

【００７７】次に、前記絶縁層５２Ａの主面上に半導体
基板５３を積層する。この半導体基板５３は絶縁層５２
Ａ上に熱処理で貼り合わされる。その後、半導体基板５
３の上面を例えばポリッシングによりエッチングして半
導体基板５３を薄膜化する。

【００７８】次に、前記半導体基基板５３の主面の全面
に例えばイオン打込み法でｎ型不純物を導入し、その
後、熱拡散処理を施して、図１３に示すように、半導体
基板５３の全領域にn+型埋込層５４を形成する。

【００７９】次に、前記n+型埋込層５４の主面の全面上
に、図１４に示すように、エピタキシャル成長法でn-型
エピタキシャル層５５を成長させる。このn-型エピタキ
シャル層５５は例えば０．７［μｍ］程度の膜厚で形成
する。この工程において、n+型埋込層５４のｎ型不純物
は若干n-型エピタキシャル層５５に拡散される。これに
より、絶縁層５２Ａの主面上に、半導体基板５３及びn-
型エピタキシャル層５５からなる多層構造のｎ型単結晶
シリコン層５６を積層したＳＯＩ構造の半導体基体５１
が完成する。

【００８０】次に、前記ｎ型単結晶シリコン層５６の主
面を選択的に熱酸化することにより、フィールド絶縁膜
５９を形成する。フィールド絶縁膜５９は、領域Ｒｔ、
形成領域Ｒｎ、領域Ｒｐの夫々を囲むように形成され
る。

【００８１】次に、前記フィールド絶縁膜５９を通し、
前記ｎ型シリコン層６の主面から絶縁層２Ａに到達する
分離溝６０を形成し、この分離溝６０で周囲を規定され
たフィールド領域Ｆ、バイポーラトランジスタ形成領域
Ｒｔ、ＮＭＯＳ形成領域Ｒｎ、ＰＭＯＳ形成領域Ｒｐの
夫々を形成する。分離溝６０は例えばＲＩＥ等の異方性
エッチングで形成される。

【００８２】次に、前記分離溝６０内に絶縁体６１を埋
め込む。この絶縁体６１は、例えばｎ型単結晶シリコン
層５６の主面の全面上にＣＶＤ法で酸化珪素膜を堆積
し、この酸化珪素膜に全面エッチバック処理を施すこと
により形成される。

【００８３】次に、前記ｎ型単結晶シリコン層５６のＰ
ＭＯＳ形成領域Ｒｐ、フィールド領域Ｆの夫々の主面に
例えばイオン打込み法でｎ型不純物(例えばリン)を選択
的に導入する。

【００８４】次に、前記ｎ型単結晶シリコン層５６のＮ
ＭＯＳ形成領域Ｒｎの主面に例えばイオン打込み法でｐ
型不純物(例えばボロン)を選択的に導入する。

【００８５】次に、熱拡散処理を施し、図１５に示すよ
うに、フィールド領域Ｆのエピタキシャル層５５にｎ型
ウエル領域７、ＮＭＯＳ形成領域Ｒｎのエピタキシャル
層５５にｐ型ウエル領域５８、ＰＭＯＳ形成領域Ｒｐの
エピタキシャル層５５にｎ型ウエル領域５７の夫々を形
成する。

【００８６】次に、前記ｎ型単結晶シリコン層５６にお
いて、バイポーラトランジスタ形成領域Ｒｔにバイポー
ラトランジスタＴｒ、ＮＭＯＳ形成領域Ｒｎにｎチャネ
ルＭＩＳＦＥＴＱｎ、ＰＭＯＳ形成領域Ｒｐにｐチャネ
ルＭＩＳＦＥＴＱｐの夫々を形成することにより、図１
２に示す本実施例の半導体集積回路装置がほぼ完成す
る。

【００８７】このように、絶縁層５２Ａ上に積層された
ｎ型単結晶シリコン層５６のバイポーラトランジスタ形
成領域(能動領域)Ｒｔとフィールド領域Ｆとがこのｎ型
単結晶シリコン層５６の主面から絶縁層５２Ａに到達す
る分離溝６０で互いに絶縁分離される半導体集積回路装
置において、バイポーラトランジスタ形成領域Ｒｔ、フ
ィールド領域Ｆの夫々を同一の固定電位ＶＭＰに設定す
る。この構成により、バイポーラトランジスタ形成領域
Ｒｔとフィールド領域Ｆとが同一の固定電位ＶＭＰに設
定されているので、製造プロセスにおいて、バイポーラ
トランジスタ形成領域Ｒｔとフィールド領域Ｆとを絶縁
分離する分離溝６０が絶縁層５２Ａに到達しない分離不
良が発生しても、バイポーラトランジスタ形成領域Ｒｔ
とフィールド領域Ｆとの間で生じるリーク電流を防止で
きる。この結果、不良の分離溝６０で囲まれたバイポー
ラトランジスタＴｒを正常なものとして使用することが
できるので、半導体集積回路装置の製造歩留まりを高め
ることができる。

【００８８】（実施例４）本発明の実施例４である
半導体集積回路装置の概略構成を図１６(要部断面図)に
示す。

【００８９】図１６に示すように、半導体集積回路装置
はＳＯＩ構造の半導体基体５１を主体にして構成され
る。この半導体基体５１において、ｎ型単結晶シリコン
層５６のバイポーラトランジスタ形成領域Ｒｔ、ＮＭＯ
Ｓ形成領域Ｒｎ、ＰＭＯＳ形成領域Ｒｐ、フィールド領
域Ｆの夫々は、前述の実施例３と同様に、ｎ型単結晶シ
リコン層５６の主面から絶縁層５２Ａに到達する分離溝
６０で互いに絶縁分離される。バイポーラトランジスタ
形成領域Ｒｔにはｎｐｎ型バイポーラトランジスタＴｒ
が構成され、ＮＭＯＳ形成領域ＲｎにはｎチャネルＭＩ
ＳＦＥＴＱｎが構成され、ＰＭＯＳ形成領域Ｒｐにはｐ
チャネルＭＩＳＦＥＴＱｐが構成される。

【００９０】ＮＭＯＳ形成領域Ｒｎのｐ型ウエル領域５
８は、外部電源電圧のうち、例えば最も低い固定電位Ｖ
ＭＮ(例えば−５．２［Ｖ］)に設定される。ＰＭＯＳ形
成領域Ｒｐは、外部電源電圧のうち、例えば最も高い固
定電位ＶＭＰ(例えば０［Ｖ］）に設定される。フィー
ルド領域Ｆは、外部電源電圧のうち、例えば最も高い固
定電位ＶＭＰ(例えば０［Ｖ］)に設定される。

【００９１】このように、ＰＭＯＳ形成領域(能動領域)
Ｒｐとフィールド領域Ｆとを同一の固定電位ＶＭＰに設
定することにより、製造プロセスにおいて、ＰＭＯＳ形
成領域Ｒｐとフィールド領域Ｆとを絶縁分離する分離溝
６０が絶縁層５２Ａに到達しない分離不良が発生して
も、ＰＭＯＳ形成領域Ｒｐとフィールド領域Ｆとの間で
生じるリーク電流を防止できる。この結果、不良の分離
溝６０で囲まれたｐチャネルＭＩＳＦＥＴＱｐを正常な
ものとして使用することができるので、前述の実施例３
と同様に、半導体集積回路装置の製造歩留まりを高める
ことができる。

【００９２】また、ＰＭＯＳ形成領域(能動領域)Ｒｐと
フィールド領域Ｆとを同一の固定電位ＶＭＰに設定する
ことにより、同図に示すように、ＰＭＯＳ形成領域Ｒｐ
とフィールド領域Ｆとを互いに絶縁分離する分離溝６０
を廃止することができるので、この分離領域６０の占有
面積に相当する分、半導体集積回路装置の集積度を高め
ることができる。また、分離溝６０を廃止できるので、
この分離溝６０の廃止に相当する分、半導体集積回路装
置の製造歩留まりを高めることができる。

【００９３】（実施例５）本発明の実施例５である
半導体集積回路装置の概略構成を図１７(要部断面図)に
示す。

【００９４】図１７に示すように、半導体集積回路装置
は、ＳＯＩ構造の半導体基体５１を主体にして構成され
る。この半導体基体５１のｎ型単結晶シリコン層５６に
おいて、ＰＭＯＳ形成領域のｎ型ウエル領域５７及びフ
ィールド領域Ｆは、前述の実施例４と同様に、固定電位
ＶＭＰに設定される。

【００９５】このように、バイポーラトランジスタ形成
領域(能動領域)Ｒｔ、ＰＭＯＳ形成領域(能動領域)Ｒ
ｐ、フィールド領域Ｆの夫々を同一の固定電位ＶＭＰに
設定することにより、同図に示すように、バイポーラト
ランジスタ形成領域ＲｔとＰＭＯＳ形成領域Ｒｐとを互
いに絶縁分離する分離溝６０を廃止することができると
共に、バイポーラトランジスタ形成領域Ｒｔとフィール
ド領域Ｆとを絶縁分離する分離溝６０を廃止することが
できるので、半導体集積回路装置の集積度を更に高める
ことができる。また、半導体集積回路装置の製造歩留ま
りを更に高めることができる。

【００９６】（実施例６）本発明の実施例６である
半導体集積回路装置の概略構成を図１８（要部平面レイ
アウト図）に示す。

【００９７】図１８に示すように、半導体基体５１の主
面上には、バイポーラトランジスタＴ１〜Ｔ７の夫々が
形成される。このバイポーラトランジスタＴ１〜Ｔ７の
夫々は、前述の実施例１〜５に示した第１分離溝７，６
０によって、その周囲が囲まれている。さらに、バイポ
ーラトランジスタＴ１〜Ｔ７のうち、バイポーラトラン
ジスタＴ１〜Ｔ５は、第２分離溝８によって、その周囲
が囲まれている。これに対し、バイポーラトランジスタ
Ｔ６、Ｔ７の夫々は、第１分離溝７，６０のみによって
囲まれている。また、半導体基体５１の主面のフィール
ド領域Ｆに形成されたフィールド酸化膜１０，５９上に
は、多結晶シリコン膜からなる抵抗素子Ｒ１〜Ｒ５の夫
々が形成される。また、図１８には図示していないが、
フィールド領域Ｆのシリコン層５６には、前述の実施例
３〜５に示した最も高い固定電位ＶＭＰが供給される。
本実施例６における特徴的な点は、第１分離溝及び第２
分離溝によって囲まれるバイポーラトランジスタと第１
分離溝のみによって囲まれるバイポーラトランジスタの
２種類を形成したことにある。この２種類のバイポーラ
トランジスタによって、例えば、図１９に示すようなＥ
ＣＬ回路を構成した場合の利点を以下に説明する。

【００９８】図１９に示すＥＣＬ回路は、図１８に示し
たバイポーラトランジスタＴ１〜Ｔ７、抵抗素子Ｒ１〜
Ｒ５を通常のＡｌ配線等により結線することにより形成
される。ＥＣＬレベルの入力信号ＥＣＬ１、ＥＣＬ２、
ＥＣＬ３を受けるバイポーラトランジスタＴ１〜Ｔ３、
参照電圧ＶＢＢを受けるバイポーラトランジスタＴ４、
定電流源を構成するバイポーラトランジスタＴ５の夫々
は、第１分離溝及び第２分離溝で囲まれ、一方、出力Ｏ
ＵＴ１、出力ＯＵＴ２に接続されるエミッタフォロアト
ランジスタＴ６、Ｔ７は、第１分離溝のみで囲まれる。

【００９９】前記エミッタフォロアトランジスタＴ６、
Ｔ７の夫々のコレクタは、回路の最も高い電位ＶＭＰ
(例えば０［Ｖ］)に接続されているため、例えば、第１
分離溝７，６０の不良により、フィールド領域Ｆと電気
的にショートしたとしても、フィールド領域Ｆが予めエ
ミッタフォロアトランジスタＴ６、Ｔ７のコレクタ電位
と同じＶＭＰ電位に固定されているので、エミッタフォ
ロアトランジスタＴ６、Ｔ７の不良を防止できる。さら
に、エミッタフォロアトランジスタＴ６、Ｔ７において
は、第１分離溝７、６０を形成しないでもよく、さらに
高集積化が可能である。

【０１００】一方、差動アンプを構成するバイポーラト
ランジスタＴ１〜Ｔ５のコレクタ電位は、抵抗素子Ｒ１
〜Ｒ３により、電位ＶＭＰに対して異なる電位に設定さ
れる。そのため、第１分離溝のみで囲んだ場合には、不
良となる確率が高くなる。そこで、エミッタフォロアト
ランジスタＴ６、Ｔ７以外のバイポーラトランジスタＴ
１〜Ｔ５は、第２分離溝を追加して囲んでいる。なお、
電位ＶＴＴは、ＶＭＰとＶＭＮとの間のほぼ中間電位で
あり、例えば−２．５［Ｖ］〜−３［Ｖ］に設定され
る。

【０１０１】このように、本実施例６では、２重の分離
溝によって電気的信頼性を向上させると共に、回路の４
０〜５０［％］を占めるエミッタフォロアトランジスタ
を１つの分離溝のみ、或は分離溝をなくすことによっ
て、高集積化も同時に達成することができる。また、前
述したように、エミッタフォロアトランジスタＴ６、Ｔ
７は、分離溝で囲む必要はないが、レイアウト設計上、
分離溝で囲まれた１つのトランジスタを１つのセル(Ｏn
e Ｃell)として設計するので、第１分離溝を形成した方
がより好ましい。また、トランジスタ単体で特性を考慮
した場合、寄生容量が等しい方がシミュレーション設計
が容易であるので、第１分離溝を形成した方がより好ま
しい。

【０１０２】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【０１０３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１０４】半導体素子が形成される活性領域の外周に
素子間分離用の第１分離溝を設け、さらに前記第１分離
溝の外周に少なくともその一部を囲む第２分離溝を設け
ることにより、万一、第１分離溝の一部に加工不良が生
じ、第１分離溝の内側の半導体素子と外側の他の半導体
素子との電気的分離ができなくなった場合でも、第１分
離溝の外周に設けた第２分離溝によってこれらの半導体
素子間の電気的分離を行うことができるので、分離溝に
よる素子間分離を確実に行うことが可能となり、分離溝
を使って素子間分離を行う半導体集積回路装置の電気的
信頼性、製造歩留まりを向上させることができる。

【０１０５】また、絶縁層上に積層された単結晶シリコ
ン層の能動領域とフィールド領域とがこの単結晶シリコ
ン層の主面から前記絶縁層に到達する分離溝で互いに絶
縁分離される半導体集積回路装置において、半導体集積
回路装置の製造歩留まりを高めることができる。また、
半導体集積回路装置の集積度を高めることができる。

【図面の簡単な説明】

【図１】本発明の実施例１である半導体集積回路装置を
示す半導体基板の要部平面図。

【図２】図１に示すＡ−Ａ切断線の位置で切った断面
図。

【図３】前記半導体集積回路装置の製造方法を製造工程
順に示す半導体基板の要部平面図。

【図４】前記半導体集積回路装置の製造方法を製造工程
順に示す半導体基板の要部平面図。

【図５】前記半導体集積回路装置の製造方法を製造工程
順に示す半導体基板の要部平面図。

【図６】前記半導体集積回路装置の製造方法を製造工程
順に示す半導体基板の要部平面図。

【図７】前記半導体集積回路装置の製造方法を製造工程
順に示す半導体基板の要部平面図。

【図８】前記半導体集積回路装置の製造方法を製造工程
順に示す半導体基板の要部平面図。

【図９】本発明における分離溝の加工不良を模式的に示
す半導体基板の要部斜視図。

【図１０】本発明の実施例２である半導体集積回路装置
を示す半導体基板の要部断面図。

【図１１】本発明の実施例１及び実施例２の変形例であ
る半導体集積回路装置を示す半導体基板の要部平面図。

【図１２】本発明の実施例３である半導体集積回路装置
の概略構成を示す要部断面図。

【図１３】前記半導体集積回路装置の製造方法を製造工
程順に示す要部断面図。

【図１４】前記半導体集積回路装置の製造方法を製造工
程順に示す要部断面図。

【図１５】前記半導体集積回路装置の製造方法を製造工
程順に示す要部断面図。

【図１６】本発明の実施例４である半導体集積回路装置
の概略構成を示す要部断面図。

【図１７】本発明の実施例５である半導体集積回路装置
の概略構成を示す要部断面図。

【図１８】本発明の実施例６である半導体集積回路装置
のデバイス平面レイアウト図。

【図１９】図１９に示すバイポーラトランジスタ、抵抗
素子を用いて構成されるＥＣＬ回路の要部回路図。

【図２０】分離溝を素子間分離に用いた従来の半導体集
積回路装置を示す半導体基板の要部平面図。

【図２１】図２０に示すＢ−Ｂ切断線の位置で切った半
導体基板の断面図。

【図２２】本発明を成す段階において検討した半導体集
積回路装置における分離溝の加工不良を模式的に示す半
導体基板の要部斜視図。

【符号の説明】

１…半導体基板、２…埋込み層、３…エピタキシャル
層、４…ｎ型半導体領域、５…ｐ型半導体領域、６…n+
型半導体領域、７…第１分離溝、８…第２分離溝、９…
窒化シリコン膜、１０…酸化シリコン膜、１１…多結晶
シリコン膜、１２…酸化シリコン膜、１３…フォトレジ
スト、１４…酸化シリコン膜、３０…半導体基板、３１
…埋込み層、３２…エピタキシャル層、３３…ｎ型半導
体領域、３４…ｐ型半導体領域、３５…n+型半導体領
域、３６…分離溝、５１…半導体基体、５２…支持基
板、５２Ａ…絶縁層、５３…半導体基板、５４…n+型埋
込層、５５…n-型エピタキシャル層、５６…ｎ型単結晶
シリコン層、５７…ｎ型ウエル領域、５８…ｐ型ウエル
領域、５９…フィールド絶縁膜、６０…分離溝、６１…
絶縁体、６２…n+型半導体領域、６３…ｐ型半導体領
域、６４…ゲート絶縁膜、６５Ａ…ベース引出用電極、
６５Ｂ…ゲート電極、６６…絶縁膜、６７…一対のn+型
半導体領域、６８…一対のp+型半導体領域、６９…エミ
ッタ引出用電極、Ｒｔ…バイポーラトランジスタ形成領
域、Ｒｐ…ＰＭＯＳ形成領域、Ｒｎ…ＮＭＯＳ形成領
域、Ｆ…フィールド領域、Ｔｒ…ｎｐｎ型バイポーラト
ランジスタ、Ｑｎ…ｎチャネルＭＩＳＦＥＴ、Ｑｐ…ｐ
チャネルＭＩＳＦＥＴ。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8249 27/06 27/12 Ｂ 21/331 29/73 Ｈ０１Ｌ 27/06 ３２１Ｃ３２１Ｅ 29/72 (72)発明者池田隆英東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者田中一雄東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者渡辺篤雄東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者磯村悟東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者菊池俊之東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者小泉亨東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】半導体基板に素子間分離用の分離溝を設
け、前記分離溝によって囲まれた活性領域に半導体素子
を形成した半導体集積回路装置であって、前記半導体素
子を形成した活性領域の外周に前記活性領域の全周を囲
む第１分離溝を設け、前記第１分離溝の外周に前記第１
分離溝の少なくとも一部を囲む第２分離溝を設けたこと
を特徴とする半導体集積回路装置。
【請求項２】前記第２分離溝を、複数の小ブロックに
分割したことを特徴とする請求項１に記載の半導体集積
回路装置。
【請求項３】前記第２分離溝を、複数の活性領域に対
して１つの割合で設けたことを特徴とする請求項２に記
載の半導体集積回路装置。
【請求項４】前記第１分離溝及び第２分離溝を、前記
活性領域とこれに隣接する他の活性領域との間のフィー
ルド領域に形成したことを特徴とする請求項１に記載の
半導体集積回路装置。
【請求項５】前記半導体基板は、ＳＯＩ基板であるこ
とを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】半導体基板に素子間分離用の分離溝を形
成し、前記分離溝によって囲まれた活性領域に半導体素
子を形成する半導体集積回路装置の製造方法であって、
前記半導体素子が形成される活性領域の外周に前記活性
領域の全周を囲む第１分離溝と、前記第１分離溝の少な
くとも一部を囲む第２分離溝とを同時に形成することを
特徴とする半導体集積回路装置の製造方法。
【請求項７】絶縁層上に積層された単結晶シリコン層
の能動領域とフィールド領域とがこの単結晶シリコン層
の主面から前記絶縁層に到達する分離溝で互いに絶縁分
離される半導体集積回路装置において、前記単結晶シリ
コン層の能動領域、フィールド領域の夫々を同一の固定
電位に設定したことを特徴とする半導体集積回路装置。
【請求項８】前記単結晶シリコン層の能動領域にはバ
イポーラトランジスタが構成されることを特徴とする請
求項７に記載の半導体集積回路装置。
【請求項９】前記単結晶シリコン層の能動領域にはＭ
ＩＳＦＥＴが構成されることを特徴とする請求項７に記
載の半導体集積回路装置。
【請求項１０】絶縁層上に積層された単結晶シリコン
層の第１能動領域と第２能動領域とがこの単結晶シリコ
ン層の主面から前記絶縁層に到達する分離溝で互いに分
離され、前記単結晶シリコン層の第１能動領域にバイポ
ーラトランジスタ、第２能動領域にＭＩＳＦＥＴの夫々
が構成される半導体集積回路装置において、前記単結晶
シリコン層の第１能動領域、第２能動領域の夫々を同一
の固定電位に設定したことを特徴とする半導体集積回路
装置。
【請求項１１】前記単結晶シリコン層は、絶縁層の表
面から半導体基板、エピタキシャル層の夫々を順次積層
した多層構造で構成されることを特徴とする請求項１０
に記載の半導体集積回路装置。
【請求項１２】前記半導体基板の全領域には、前記エ
ピタキシャル層と同一の導電型に設定され、かつそれに
比べて高不純物濃度に設定された埋込型半導体層が形成
されることを特徴とする請求項１１に記載の半導体集積
回路装置。