JPH061826B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
- Publication number
- JPH061826B2 JPH061826B2 JP59206086A JP20608684A JPH061826B2 JP H061826 B2 JPH061826 B2 JP H061826B2 JP 59206086 A JP59206086 A JP 59206086A JP 20608684 A JP20608684 A JP 20608684A JP H061826 B2 JPH061826 B2 JP H061826B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- well
- diffusion layer
- layer
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000003384 imaging method Methods 0.000 title claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 54
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000000969 carrier Substances 0.000 claims description 7
- 238000009825 accumulation Methods 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 3
- 230000001443 photoexcitation Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 24
- 229910052698 phosphorus Inorganic materials 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
Description
【発明の詳細な説明】 （技術分野） 本発明は、非破壊、増幅読出し機能を有する静電誘導ト
ランジスタ(SIT)より成る受光素子と、その周辺回路と
を同一チップに設けた固体撮像装置に関するものであ
る。
ランジスタ(SIT)より成る受光素子と、その周辺回路と
を同一チップに設けた固体撮像装置に関するものであ
る。
（従来技術） 受光素子としてのSITとその周辺回路とを同一チップ上
に形成した固体撮像装置は、本願人が特願昭59-85904号
において提案している。第２図はその構成図を示すもの
であり、同一チップに受光用のSITと周辺回路用のNMOSF
ETとを形成したもので、１が周辺回路用NMOSFET部分
を、２が受光SIT部分を表わし、NMOSFET用のＰウェル３
Ｐと−基板４とは、埋込みＮ層５と、Ｎ−エピタキシャ
ル層６とにより互いに電気的アイソレーションが行われ
ている。この固体撮像装置においては受光SITのソース
７，ドレイン８とNMOSFETのソース９、ドレイン１０、
受光SITのゲート絶縁膜１１とNMOSFETのゲート絶縁膜１
２、および受光SITのゲート電極１３とNMOSFETのゲート
電極１４とをそれぞれ同じ工程で形成できる特長を有し
ている。
に形成した固体撮像装置は、本願人が特願昭59-85904号
において提案している。第２図はその構成図を示すもの
であり、同一チップに受光用のSITと周辺回路用のNMOSF
ETとを形成したもので、１が周辺回路用NMOSFET部分
を、２が受光SIT部分を表わし、NMOSFET用のＰウェル３
Ｐと−基板４とは、埋込みＮ層５と、Ｎ−エピタキシャ
ル層６とにより互いに電気的アイソレーションが行われ
ている。この固体撮像装置においては受光SITのソース
７，ドレイン８とNMOSFETのソース９、ドレイン１０、
受光SITのゲート絶縁膜１１とNMOSFETのゲート絶縁膜１
２、および受光SITのゲート電極１３とNMOSFETのゲート
電極１４とをそれぞれ同じ工程で形成できる特長を有し
ている。
しかし、第２図に示す固体撮像装置においては、周辺回
路をNMOSFETのみで形成しているため、NMOSFET回路固有
の以下に示すような不具合があった。
路をNMOSFETのみで形成しているため、NMOSFET回路固有
の以下に示すような不具合があった。
CMOSFETに比べて消費電力が大きい。
シフトレジスタをNMOSFETで作成すると、ブートスト
ラップ等の昇圧回路が必要となる。
ラップ等の昇圧回路が必要となる。
CMOSFETを使用した回路と比べると、アナログスイッ
チの特性が劣り、リニアリティー、ダイナミックレンジ
の低下につながる。
チの特性が劣り、リニアリティー、ダイナミックレンジ
の低下につながる。
CMOSFETと比べると、NMOSFETのみでは回路構成が複雑
になる。
になる。
しかしながら、上記の問題を解決すべくCMOSFETにより
周辺回路を構成する場合、CMOSFETの特性を十分活かし
つつ小型に構成することのできる固体撮像装置は未だ具
体的に提案されていない。
周辺回路を構成する場合、CMOSFETの特性を十分活かし
つつ小型に構成することのできる固体撮像装置は未だ具
体的に提案されていない。
（発明の目的） 本発明の目的は、周辺回路をCMOSFETにより構成するこ
とによりCMOSFETによる諸特性を十分活かしつつ小型に
構成することのできる固体撮像装置を提供しようとする
ものである。
とによりCMOSFETによる諸特性を十分活かしつつ小型に
構成することのできる固体撮像装置を提供しようとする
ものである。
（発明の概要） 本発明の固体撮像装置は、第１導電型を有する高抵抗半
導体基板の上に形成された第２導電型を有する半導体層
の同一表面に、第２導電型を有する低抵抗拡散層よりな
るソース領域及びドレイン領域が設けられ、該ソース領
域とドレイン領域との間に光励起により発生したキャリ
アを蓄積するためのゲート領域が設けられ、上記半導体
層の不純物濃度が、キャリアの蓄積状態においても、少
なくとも該半導体層全体が空乏化するように設定され、
この空乏化された半導体層中に存在する、蓄積キャリア
により変化する障壁ポテンシャルの高さに応じたソース
・ドレイン電流が、該半導体層の表面と平行に流れるよ
うに構成したＣＭＤ構造部と、 上記ＣＭＤ構造部周辺に形成され、上記第２導電型を有
する半導体層の表面に形成した、第１導電型を有するウ
ェル拡散層と、該第１導電型を有するウェル拡散層中に
形成された、第２導電型チャネルを有する第１の電界効
果型トランジスタと、上記第１導電型を有するウェル拡
散層を囲むように上記半導体層の表面に形成した第２導
電型を有するウェル拡散層と、該第２導電型を有するウ
ェル拡散層中に形成された第１導電型チャネルを有する
第２の電界効果トランジスタと、の上記第１及び第２の
電界効果トランジスタを含んでなるＣＭＯＳＦＥＴ構造
部と、 少なくとも、上記第１導電型を有すウェル拡散層及び上
記第２導電型を有するウェル拡散層の底部全面に接する
ように形成された、第２導電型を有するアイソレーショ
ン用の埋め込み拡散層とを有して構成され、 上記第２導電型を有するウェル拡散層が上記第１導電型
を有するウェル拡散層とのアイソレーション領域及び上
記第２の電界効果トランジスタの形成領域を兼ねるよう
にしたことを特徴とするものである。
導体基板の上に形成された第２導電型を有する半導体層
の同一表面に、第２導電型を有する低抵抗拡散層よりな
るソース領域及びドレイン領域が設けられ、該ソース領
域とドレイン領域との間に光励起により発生したキャリ
アを蓄積するためのゲート領域が設けられ、上記半導体
層の不純物濃度が、キャリアの蓄積状態においても、少
なくとも該半導体層全体が空乏化するように設定され、
この空乏化された半導体層中に存在する、蓄積キャリア
により変化する障壁ポテンシャルの高さに応じたソース
・ドレイン電流が、該半導体層の表面と平行に流れるよ
うに構成したＣＭＤ構造部と、 上記ＣＭＤ構造部周辺に形成され、上記第２導電型を有
する半導体層の表面に形成した、第１導電型を有するウ
ェル拡散層と、該第１導電型を有するウェル拡散層中に
形成された、第２導電型チャネルを有する第１の電界効
果型トランジスタと、上記第１導電型を有するウェル拡
散層を囲むように上記半導体層の表面に形成した第２導
電型を有するウェル拡散層と、該第２導電型を有するウ
ェル拡散層中に形成された第１導電型チャネルを有する
第２の電界効果トランジスタと、の上記第１及び第２の
電界効果トランジスタを含んでなるＣＭＯＳＦＥＴ構造
部と、 少なくとも、上記第１導電型を有すウェル拡散層及び上
記第２導電型を有するウェル拡散層の底部全面に接する
ように形成された、第２導電型を有するアイソレーショ
ン用の埋め込み拡散層とを有して構成され、 上記第２導電型を有するウェル拡散層が上記第１導電型
を有するウェル拡散層とのアイソレーション領域及び上
記第２の電界効果トランジスタの形成領域を兼ねるよう
にしたことを特徴とするものである。
（実施例） 本発明を実施するにあたっては、まずSITのチャネル
部をエピタキシャル工程で形成する場合と熱拡散法によ
り形成する場合とがあり、またCMOSFET形成部の下に
ウェル−基板アイソレーション用埋込み層を形成する場
合としない場合とがある。
部をエピタキシャル工程で形成する場合と熱拡散法によ
り形成する場合とがあり、またCMOSFET形成部の下に
ウェル−基板アイソレーション用埋込み層を形成する場
合としない場合とがある。
以下SITを表面にソース、ドレインおよびゲートを有す
る横形（以下これをLSITと呼ぶ）とする場合の本発明に
関連した２つの構成例につき説明し、続いて本発明の２
つの実施例につき順次説明する。なお、以下の実施例に
おいては、LSITをそのソース・ドレイン電流がエレクト
ロンにより流れるＮチャネルデバイスとすると共にゲー
ト構造をMOS型とし、また半導体基板はSiとして説明す
る。
る横形（以下これをLSITと呼ぶ）とする場合の本発明に
関連した２つの構成例につき説明し、続いて本発明の２
つの実施例につき順次説明する。なお、以下の実施例に
おいては、LSITをそのソース・ドレイン電流がエレクト
ロンにより流れるＮチャネルデバイスとすると共にゲー
ト構造をMOS型とし、また半導体基板はSiとして説明す
る。
第１の例 第１の例は、LSITのチャネル部を熱拡散法により形成
し、CMOSFET形成部の下にＮタイプの埋め込み層を有し
ないものである。以下、この固体撮像装置の構成を第１
図Ａ〜Ｆに示すプロセス工程図を参照しながら説明す
る。
し、CMOSFET形成部の下にＮタイプの埋め込み層を有し
ないものである。以下、この固体撮像装置の構成を第１
図Ａ〜Ｆに示すプロセス工程図を参照しながら説明す
る。
先ず、第１図Ａにおいて、Ｐ−，Ｐ−／Ｐ−またはＰ−
／Ｐエピタキシャル基板（Ｐ−の厚さは10μｍ以上でＰ
−濃度は１×10１３cm-3以下）21の上にレジスト22を塗
布し、PMOSFET用Ｎウェル窓23をホトリソグラフィによ
り形成し、イオン注入法でヒ素、リン等を１×10１２cm
-2程度注入する。
／Ｐエピタキシャル基板（Ｐ−の厚さは10μｍ以上でＰ
−濃度は１×10１３cm-3以下）21の上にレジスト22を塗
布し、PMOSFET用Ｎウェル窓23をホトリソグラフィによ
り形成し、イオン注入法でヒ素、リン等を１×10１２cm
-2程度注入する。
次に、第１図Ｂにおいて、再び基板21の上にレジスト24
を塗布し、LSIT用Ｎチャネル用窓25をホトリソグラフィ
により形成し、イオン注入法でヒ素、リン等のＮタイプ
不純物を１×10９〜１×10１０cm-2程度注入する。な
お、第１図Ｂにおいて、26はＮウェル形成用Ｎタイプ不
純物注入層である。
を塗布し、LSIT用Ｎチャネル用窓25をホトリソグラフィ
により形成し、イオン注入法でヒ素、リン等のＮタイプ
不純物を１×10９〜１×10１０cm-2程度注入する。な
お、第１図Ｂにおいて、26はＮウェル形成用Ｎタイプ不
純物注入層である。
次にＮウェルドライブインを行う。第１図Ｃはこのウェ
ルドライブインを終了した後の図で、27はPMOSFET用Ｎ
ウェルを、28はLSIT用Ｎチャネル部を表わす。Ｎウェル
ドライブインとしては、1200℃の温度で10〜20時間熱処
理を行って、PMOSFET用Ｎウェル27を表面濃度１〜５×1
0１５cm-3接合深さ８〜13μｍ程度に形成し、またLSIT
チャネル用Ｎ−層28を表面濃度１×10１３cm-3接合深さ
５〜８μｍ程度に形成する。
ルドライブインを終了した後の図で、27はPMOSFET用Ｎ
ウェルを、28はLSIT用Ｎチャネル部を表わす。Ｎウェル
ドライブインとしては、1200℃の温度で10〜20時間熱処
理を行って、PMOSFET用Ｎウェル27を表面濃度１〜５×1
0１５cm-3接合深さ８〜13μｍ程度に形成し、またLSIT
チャネル用Ｎ−層28を表面濃度１×10１３cm-3接合深さ
５〜８μｍ程度に形成する。
次に、第１図Ｄにおいて、レジスト29を塗布し、ホトリ
ソグラフィによりNMOSFET用窓30を形成し、イオン注入
法でボロンを1.4×10１３cm-3程度注入する。
ソグラフィによりNMOSFET用窓30を形成し、イオン注入
法でボロンを1.4×10１３cm-3程度注入する。
第１図Ｅは上記の工程後、更にＰウェルドライブインを
行った後の図で、31はＰウェルを示す。Ｐウェルドライ
ブインとしては、1200℃の温度で４〜５時間熱処理を行
って、Ｐウェル31を表面濃度１〜２×10１６cm3、接合
深さ４〜５μｍに形成する。
行った後の図で、31はＰウェルを示す。Ｐウェルドライ
ブインとしては、1200℃の温度で４〜５時間熱処理を行
って、Ｐウェル31を表面濃度１〜２×10１６cm3、接合
深さ４〜５μｍに形成する。
第１図Ｆは、上記の工程後、LSITチャネル用Ｎ−層28に
Ｎ＋拡散層より成るソース32、ドレイン33を、Ｐウェル
31にＮ＋拡散層より成るソース34、ドレイン35を、PMOS
FET用Ｎウェル27にＰ＋拡散層より成るソース36、ドレ
イン37を同時に形成し、その後ゲート絶縁膜38，39，40
を同時に形成してからゲート電極41，42，43を同時に形
成して、NMOSLSIT44より成る受光部と、NMOSFET45およ
びPMOSFET46のCMOSFETより成る周辺回路部とを構成した
最終断面図である。ここで、Ｐウェル31とＮウェル27と
の距離ｄは４μｍ以上とし、Ｐ−基板21とＰウェル31と
の間の耐圧は10Ｖ以上とする。
Ｎ＋拡散層より成るソース32、ドレイン33を、Ｐウェル
31にＮ＋拡散層より成るソース34、ドレイン35を、PMOS
FET用Ｎウェル27にＰ＋拡散層より成るソース36、ドレ
イン37を同時に形成し、その後ゲート絶縁膜38，39，40
を同時に形成してからゲート電極41，42，43を同時に形
成して、NMOSLSIT44より成る受光部と、NMOSFET45およ
びPMOSFET46のCMOSFETより成る周辺回路部とを構成した
最終断面図である。ここで、Ｐウェル31とＮウェル27と
の距離ｄは４μｍ以上とし、Ｐ−基板21とＰウェル31と
の間の耐圧は10Ｖ以上とする。
第１の例においては、Ｎタイプの埋込み層を形成しない
から、マスク工程を一つ省略できる利点があると共に、
LSITチャネル用Ｎ−層28の濃度をイオン注入工程により
精度よく決定出来るという効果がある。
から、マスク工程を一つ省略できる利点があると共に、
LSITチャネル用Ｎ−層28の濃度をイオン注入工程により
精度よく決定出来るという効果がある。
第２の例 第２の例は、LSITのチャネル部をエピタキシャル法によ
り形成し、CMOSFET形成部の下にＮタイプの埋め込み層
を有しないものである。以下この固体撮像装置の構成を
第３図Ａ〜Ｆに示すプロセス工程図を参照しながら説明
する。
り形成し、CMOSFET形成部の下にＮタイプの埋め込み層
を有しないものである。以下この固体撮像装置の構成を
第３図Ａ〜Ｆに示すプロセス工程図を参照しながら説明
する。
先ず、第３図Ａにおいて、Ｐ−またはＰ基板51上にＮ−
エピタキシャル層52を形成する。このエピタキシャル層
52は、濃度１〜５×10１３cm-3とし、プロセス終了後の
層厚さが５〜10μｍとなるように成長させる。
エピタキシャル層52を形成する。このエピタキシャル層
52は、濃度１〜５×10１３cm-3とし、プロセス終了後の
層厚さが５〜10μｍとなるように成長させる。
次に、第３図Ｂにおいて、エピタキシャル層52の上にレ
ジスト53を塗布し、PMOSFET用Ｎウェル窓54をホトリソ
グラフィにより形成し、イオン注入法でＮ型不純物（例
えばリン）を１×10１２cm-2程度注入する。
ジスト53を塗布し、PMOSFET用Ｎウェル窓54をホトリソ
グラフィにより形成し、イオン注入法でＮ型不純物（例
えばリン）を１×10１２cm-2程度注入する。
次に、Ｎウェルドライブインを行う。第３図ＣはこのＮ
ウェルドライブインを終了した後の図で：55はPMOSFET
用Ｎウェルを示し、エピタキシャル層52はLSIT用Ｎチャ
ネル部である。なお、Ｎウェル55は表面濃度１〜５×10
15cm-3、接合深さ〜10μｍ程度とする。
ウェルドライブインを終了した後の図で：55はPMOSFET
用Ｎウェルを示し、エピタキシャル層52はLSIT用Ｎチャ
ネル部である。なお、Ｎウェル55は表面濃度１〜５×10
15cm-3、接合深さ〜10μｍ程度とする。
次に、第３図Ｄにおいて、エピタキシャル層52およびＮ
ウェル55上にレジスト56を塗布し、ホトリソグラフィに
よりＰウェル用拡散窓57を形成する。なお、第３図Ｄに
おいて左方の拡散窓57は、エピタキシャル層52とＮウェ
ル55との電気的アイソレーションを行うＰ層を形成する
ために作るものである。その後、拡散窓57を通してイオ
ン注入法により〜1.4×10１０１３cm-2程度ボロン等の
Ｐ型不純物を注入する。
ウェル55上にレジスト56を塗布し、ホトリソグラフィに
よりＰウェル用拡散窓57を形成する。なお、第３図Ｄに
おいて左方の拡散窓57は、エピタキシャル層52とＮウェ
ル55との電気的アイソレーションを行うＰ層を形成する
ために作るものである。その後、拡散窓57を通してイオ
ン注入法により〜1.4×10１０１３cm-2程度ボロン等の
Ｐ型不純物を注入する。
第３図Ｅは上記の工程後、更に、Ｐウェルドライブイン
を行った後の図で、58はＰウエルを示す。Ｐウエルドラ
イブインとしては1200℃の温度で、〜４時間の熱処理を
行って、Ｐウェル58を表面濃度１〜２×10１６cm-3、接
合深さ〜４μｍに形成する。
を行った後の図で、58はＰウエルを示す。Ｐウエルドラ
イブインとしては1200℃の温度で、〜４時間の熱処理を
行って、Ｐウェル58を表面濃度１〜２×10１６cm-3、接
合深さ〜４μｍに形成する。
第３図Ｆは、上記の工程後、LSITのチャネル部と成るエ
ピタキシャル層52にＮ＋拡散層より成るソース59、ドレ
イン60を、Ｎウェル55にＮ＋拡散層より成るソース61、
ドレイン62を、Ｐウエル58にＰ＋拡散層より成るソース
63、ドレイン64を同時に形成し、その後ゲート絶縁膜6
5，66，67を同時に形成してからゲート電極68，69，70
を同時に形成してNMOSLSIT71より成る受光部と、PMOSFE
T72およびNMOSFET73のCMOSFETより成る周辺回路部とを
構成した最後断面図である。ここで、Ｐウェル58とＮウ
ェル55との距離ｄは４μｍ以上とし、Ｐ基板51とＰウェ
ル58との間の耐圧は10Ｖ以上とする。
ピタキシャル層52にＮ＋拡散層より成るソース59、ドレ
イン60を、Ｎウェル55にＮ＋拡散層より成るソース61、
ドレイン62を、Ｐウエル58にＰ＋拡散層より成るソース
63、ドレイン64を同時に形成し、その後ゲート絶縁膜6
5，66，67を同時に形成してからゲート電極68，69，70
を同時に形成してNMOSLSIT71より成る受光部と、PMOSFE
T72およびNMOSFET73のCMOSFETより成る周辺回路部とを
構成した最後断面図である。ここで、Ｐウェル58とＮウ
ェル55との距離ｄは４μｍ以上とし、Ｐ基板51とＰウェ
ル58との間の耐圧は10Ｖ以上とする。
第２の例のは、LSITおよびCMOSFETのチャネル部がエピ
タキシャル工程で形成されるから、結晶性がよく、ライ
フタイムが高く、リーク電流が少なく成るという特長が
ある。また、埋め込み層を形成しないと共に、第１の例
におけるＮ―チャネル用マスクも不要となるから、その
分マスク工程が少なくなる利点がある。
タキシャル工程で形成されるから、結晶性がよく、ライ
フタイムが高く、リーク電流が少なく成るという特長が
ある。また、埋め込み層を形成しないと共に、第１の例
におけるＮ―チャネル用マスクも不要となるから、その
分マスク工程が少なくなる利点がある。
第１実施例 第１実施例は、LSITのチャネル部を熱拡散法により成形
し、CMOSFET形成部の下にＮタイプの埋め込み層を有す
るものである。以下、この固体撮像装置の構成を第４図
Ａ〜Ｇに示すプロセス工程図を参照しながら説明する。
し、CMOSFET形成部の下にＮタイプの埋め込み層を有す
るものである。以下、この固体撮像装置の構成を第４図
Ａ〜Ｇに示すプロセス工程図を参照しながら説明する。
先ず、第４図Ａにおいて、ＰまたはＰ−基板81の上にレ
ジスト82を塗布し、ホトリソグラフィによりアイソレー
ションＮ層用窓83を形成する。その後、イオン注入法に
よりＮ型不純物（例えばリン）を１×10１２〜１×10
１３cm-2注入する。
ジスト82を塗布し、ホトリソグラフィによりアイソレー
ションＮ層用窓83を形成する。その後、イオン注入法に
よりＮ型不純物（例えばリン）を１×10１２〜１×10
１３cm-2注入する。
次に、第４図Ｂに示すようにＰ−エピタキシャル層84を
形成する。このエピタキシャル層84は、好ましくは濃度
を５×10１２cm-3以下、厚さを15〜20μｍとする。な
お、第４図Ｂにおいて、85はウェル−基板アイソレーシ
ョン用Ｎ層を示す。
形成する。このエピタキシャル層84は、好ましくは濃度
を５×10１２cm-3以下、厚さを15〜20μｍとする。な
お、第４図Ｂにおいて、85はウェル−基板アイソレーシ
ョン用Ｎ層を示す。
次に、第４図Ｃにおいて、エピタキシャル層84上にレジ
スト86を塗布し、LSIT用Ｎチャネル用窓87をホトリソグ
ラフィにより形成して、イオン注入法でヒ素、リン等の
Ｎタイプ不純物を１×10９〜１×10１０cm-2程度注入す
る。
スト86を塗布し、LSIT用Ｎチャネル用窓87をホトリソグ
ラフィにより形成して、イオン注入法でヒ素、リン等の
Ｎタイプ不純物を１×10９〜１×10１０cm-2程度注入す
る。
次に、第４図Ｄにおいて、エピタキシャル層84上にレジ
スト88を塗布し、PMOSFET用Ｎウェル窓89をホトリソグ
ラフィにより形成して、イオン注入法でＮ型不純物（例
えばリン）を１×10１２cm-2程度注入する。なお、第４
図Ｄにおいて、90はLSITチャネルＮ−層を形成するため
のＮ層を示す。
スト88を塗布し、PMOSFET用Ｎウェル窓89をホトリソグ
ラフィにより形成して、イオン注入法でＮ型不純物（例
えばリン）を１×10１２cm-2程度注入する。なお、第４
図Ｄにおいて、90はLSITチャネルＮ−層を形成するため
のＮ層を示す。
次に、第４図Ｅにおいて、レジスト91を塗布し、ホトリ
ソグラフィによりNMOSFET用窓92を形成して、Ｐウェル
用のボロンを１．４×10１３cm-3程度注入する。なお、
第４図Ｅにおいて、93はＮウェル用Ｎ層を示す。
ソグラフィによりNMOSFET用窓92を形成して、Ｐウェル
用のボロンを１．４×10１３cm-3程度注入する。なお、
第４図Ｅにおいて、93はＮウェル用Ｎ層を示す。
次に、ウェルドライブインを行う。第４図Ｆはこのウェ
ルドライブインを終了した後の図で、94はLSITチャネル
用Ｎ−層を、95はＮウェルを、96はＰウェルを示す。こ
のウェルドライブインは、1200℃の温度で10〜15時間行
う。ここで、Ｎ−層94の表面濃度は１〜５×10１３c
m-3、Ｎウェル95の表面濃度は１〜５×10１５cm-3、Ｐ
ウェル96の表面濃度は１〜２×10１６cm-3とし、Ｎウェ
ル95およびＰウェル96の深さは７〜９μｍとしてのその
下部をウェル熱処理によってもち上がったアイソレーシ
ョン用Ｎ層85にそれぞれ接合させる。なお、このときの
Ｎ−層94の深さは６μｍ程度となる。
ルドライブインを終了した後の図で、94はLSITチャネル
用Ｎ−層を、95はＮウェルを、96はＰウェルを示す。こ
のウェルドライブインは、1200℃の温度で10〜15時間行
う。ここで、Ｎ−層94の表面濃度は１〜５×10１３c
m-3、Ｎウェル95の表面濃度は１〜５×10１５cm-3、Ｐ
ウェル96の表面濃度は１〜２×10１６cm-3とし、Ｎウェ
ル95およびＰウェル96の深さは７〜９μｍとしてのその
下部をウェル熱処理によってもち上がったアイソレーシ
ョン用Ｎ層85にそれぞれ接合させる。なお、このときの
Ｎ−層94の深さは６μｍ程度となる。
第４図Ｇは、上記の工程後、LSIT用チャネル部を構成す
るＮ−層94にＮ＋拡散層より成るソース97、ドレイン98
を、Ｎウェル95にＰ＋拡散層より成るソース99、ドレイ
ン100を、Ｐウェル96にＮ＋拡散層より成るソース101、
ドレイン102を同時に形成し、その後ゲート絶縁膜103，
104，105を同時に形成してからゲート電極106，107，10
8を同時に形成して、NMOSLSI109より成る受光部と、PMO
SFET110およびNMOSFET111のCMOSFETより成る周辺回路部
とを構成した最終断面図である。第４図Ｇから明らかな
ように、本例ではＰウェル96とＰまたはＰ−基板81との
電気的アイソレーションを行うために、Ｎウェル95でＰ
ウェル96の周囲を取り囲んだ構成となっている。
るＮ−層94にＮ＋拡散層より成るソース97、ドレイン98
を、Ｎウェル95にＰ＋拡散層より成るソース99、ドレイ
ン100を、Ｐウェル96にＮ＋拡散層より成るソース101、
ドレイン102を同時に形成し、その後ゲート絶縁膜103，
104，105を同時に形成してからゲート電極106，107，10
8を同時に形成して、NMOSLSI109より成る受光部と、PMO
SFET110およびNMOSFET111のCMOSFETより成る周辺回路部
とを構成した最終断面図である。第４図Ｇから明らかな
ように、本例ではＰウェル96とＰまたはＰ−基板81との
電気的アイソレーションを行うために、Ｎウェル95でＰ
ウェル96の周囲を取り囲んだ構成となっている。
第１実施例においては、LSITおよびCMOSFETのチャネル
部分がエピタキシャル層で形成されているからリーク電
流が少ないと共に、Ｎ−チャネルがイオン注入で行われ
るから濃度の制御性が良い利点がある。また、埋め込み
Ｎ層を有しない場合に比べて、ウェルのドライブイン時
間が短時間でよく、結晶性の改善、制御性向上の効果が
ある。
部分がエピタキシャル層で形成されているからリーク電
流が少ないと共に、Ｎ−チャネルがイオン注入で行われ
るから濃度の制御性が良い利点がある。また、埋め込み
Ｎ層を有しない場合に比べて、ウェルのドライブイン時
間が短時間でよく、結晶性の改善、制御性向上の効果が
ある。
第２実施例 第２実施例は、LSITのチャネル部をエピタキシャル法に
より形成し、CMOSFET形成部の下にＮタイプの埋め込み
層を有するものである。以下、この固体撮像装置の構成
を第５図Ａ〜Ｆに示すプロセス工程図を参照しながら説
明する。
より形成し、CMOSFET形成部の下にＮタイプの埋め込み
層を有するものである。以下、この固体撮像装置の構成
を第５図Ａ〜Ｆに示すプロセス工程図を参照しながら説
明する。
先ず、第５図Ａにおいて、ＰまたはＰ−基板121上にレ
ジスト122を塗布し、ホトリソグラフィによりアイソレ
ーションＮ層用窓123を形成する。
ジスト122を塗布し、ホトリソグラフィによりアイソレ
ーションＮ層用窓123を形成する。
その後、イオン注入法により、Ｎ型不純物（例えばリ
ン）を１×10１２〜１×10１３cm-2注入する。
ン）を１×10１２〜１×10１３cm-2注入する。
次に、第５図Ｂに示すようにＮ−エピタキシャル層124
を形成する。このエピタキシャル層124は、濃度が１〜
５×10１３cm-3、プロセス終了後の厚さが５〜10μｍと
なるように形成する。なお、第５図Ｂにおいて、125は
ウェル−基板アソレーション用Ｎ層を示す。
を形成する。このエピタキシャル層124は、濃度が１〜
５×10１３cm-3、プロセス終了後の厚さが５〜10μｍと
なるように形成する。なお、第５図Ｂにおいて、125は
ウェル−基板アソレーション用Ｎ層を示す。
次に、第５図Ｃにおいて、エピタキシャル層124上にレ
ジスト126を塗布し、PMOSFET用Ｎウェル用窓127をホト
リソグラフィにより形成してイオン注入法で、ヒ素、リ
ン等のＮタイプ不純物を１×10１２cm-2程度注入する。
ジスト126を塗布し、PMOSFET用Ｎウェル用窓127をホト
リソグラフィにより形成してイオン注入法で、ヒ素、リ
ン等のＮタイプ不純物を１×10１２cm-2程度注入する。
次に、第５図Ｄにおいて、エピタキシャル層124上にレ
ジスト128を塗布し、NMOSFET用およびアイソレーション
用のＰウェル窓129をそれぞれホトリソグラフィにより
形成してイオン注入法でＰ型不純物（例えばボロン）を
１〜２×10１３cm-3程度注入する。なお、第５図Ｄにお
いて、130はＮウェル形成用のＮ層を示す。
ジスト128を塗布し、NMOSFET用およびアイソレーション
用のＰウェル窓129をそれぞれホトリソグラフィにより
形成してイオン注入法でＰ型不純物（例えばボロン）を
１〜２×10１３cm-3程度注入する。なお、第５図Ｄにお
いて、130はＮウェル形成用のＮ層を示す。
次に、ウェルドライブインを行う。第５図Ｅはこのウェ
ルドライブインを終了した後の図で、131はＮウェル
を、132はＰウェルを示す。このウェルドライブイン
は、1200℃の温度で10〜15時間行う。ここで、Ｎウェル
131の表面濃度は１〜５×10１５cm-3、Ｐウェル132の表
面濃度は１〜２×10１６cm-3とし、CMOSFET用のＮウェ
ル131およびＰウェル132の深さは７〜９μｍとしてその
下部をウェル熱処理によってもち上がったアイソレーシ
ョン用Ｎ層125にそれぞれ接合させる。
ルドライブインを終了した後の図で、131はＮウェル
を、132はＰウェルを示す。このウェルドライブイン
は、1200℃の温度で10〜15時間行う。ここで、Ｎウェル
131の表面濃度は１〜５×10１５cm-3、Ｐウェル132の表
面濃度は１〜２×10１６cm-3とし、CMOSFET用のＮウェ
ル131およびＰウェル132の深さは７〜９μｍとしてその
下部をウェル熱処理によってもち上がったアイソレーシ
ョン用Ｎ層125にそれぞれ接合させる。
第５図Ｆは、上記の工程後、LSIT用チャネル部124にＮ
＋拡散層より成るソース133、ドレイン134を、Ｎウェル
131にＰ＋拡散層より成るソース135、ドレイン136を、N
MOSFET用Ｐウェル132にＮ＋拡散層より成るソース137、
ドレイン138を同時に形成し、その後ゲート絶縁膜139，
140，141を同時に形成してからゲート電極142，143，14
4を同時に形成して、NMOSLSI145より成る受光部と、PMO
SFET146およびNMOSFET147のCMOSFETより成る周辺回路部
とを構成した最終断面図である。第５図Ｆから明らかな
ように、本例ではＮウェル131とＮ−エピタキシャル層1
24との電気的アイソレーションを行うために、これら間
にＰウェル拡散層を入れている。
＋拡散層より成るソース133、ドレイン134を、Ｎウェル
131にＰ＋拡散層より成るソース135、ドレイン136を、N
MOSFET用Ｐウェル132にＮ＋拡散層より成るソース137、
ドレイン138を同時に形成し、その後ゲート絶縁膜139，
140，141を同時に形成してからゲート電極142，143，14
4を同時に形成して、NMOSLSI145より成る受光部と、PMO
SFET146およびNMOSFET147のCMOSFETより成る周辺回路部
とを構成した最終断面図である。第５図Ｆから明らかな
ように、本例ではＮウェル131とＮ−エピタキシャル層1
24との電気的アイソレーションを行うために、これら間
にＰウェル拡散層を入れている。
第２実施例においては、LSITおよびCMOSFETのチャネル
部分がエピタキシャル層で形成されているから、リーク
電流を少なくできる。また、埋め込みＮ層を有しない場
合に比べて、ウェルのドライブイン時間が短時間でよ
く、結晶性の改善、制御性向上の効果がある。
部分がエピタキシャル層で形成されているから、リーク
電流を少なくできる。また、埋め込みＮ層を有しない場
合に比べて、ウェルのドライブイン時間が短時間でよ
く、結晶性の改善、制御性向上の効果がある。
なお、本発明は上述した実施例にのみ限定されるもので
はなく幾多の変形または変更が可能である。例えばSIT
はMOSLSITに限らず、ジャンクションLSITとすることも
できるし、表面MOSゲート縦型SITとすることもできる。
また、SITはＮチャネルデバイスに限らず、不純物のタ
イプおよび電圧を変えることによりＰチャネルデバイス
とすることもできる。更に、上述した例では半導体とし
てSiを用いたがGaAs等の他の半導体を用いることもでき
る。
はなく幾多の変形または変更が可能である。例えばSIT
はMOSLSITに限らず、ジャンクションLSITとすることも
できるし、表面MOSゲート縦型SITとすることもできる。
また、SITはＮチャネルデバイスに限らず、不純物のタ
イプおよび電圧を変えることによりＰチャネルデバイス
とすることもできる。更に、上述した例では半導体とし
てSiを用いたがGaAs等の他の半導体を用いることもでき
る。
以上述べたように、上述の実施例では受光素子としての
SITとその周辺回路を構成するCMOSFETとを同一チップに
設けたから、次のような効果がある。
SITとその周辺回路を構成するCMOSFETとを同一チップに
設けたから、次のような効果がある。
周辺回路をNMOSFETで構成する場合に比べて消費電力
が小さい。
が小さい。
シフトレジスタをブートストラップ等の昇圧回路を用
いることなく、クロックトCMOS回路でNMOSFETと同程度
の面積で形成できる。
いることなく、クロックトCMOS回路でNMOSFETと同程度
の面積で形成できる。
CMOSFETを用いることにより、アナログスイッチの特
性が良くなり、したがってリニアリティ、ダイナミック
レンジが向上する。
性が良くなり、したがってリニアリティ、ダイナミック
レンジが向上する。
CMOSFETを設けることにより、容易に各種の処理、演
算回路を構成できる。したがって、ワンチップで多様な
受光処理、演算を行うことができるから、インテリジェ
ントIC化に有利である。
算回路を構成できる。したがって、ワンチップで多様な
受光処理、演算を行うことができるから、インテリジェ
ントIC化に有利である。
本発明の固体撮像装置は、第１導電型を有する（Ｐまた
はＰ−）高抵抗半導体基板（８１，１２１）の上に形成
された第２導電型有する（Ｎ）半導体層（９４，１２
４）の同一表面に、第２導電型を有する（Ｎ）低抵抗拡
散層よりなるソース領域（９７，１３３）及びドレイン
領域（９８，１３４）が設けられ、該ソース領域とドレ
イン領域との間に光励起により発生したキャリアを蓄積
するためのゲート領域（１０６，１４２）が設けられ、
上記半導体導（９４，１２４）の不純物濃度が、キャリ
アの蓄積状態においても、少なくとも該半導体層全体が
空乏化するように設定され、この空乏化された半導体層
中に存在する、蓄積キャリアにより変化する障壁ポテン
シャルの高さに応じたソース・ドレイン電流が、該半導
体層の表面と平行に流れるように構成したＣＭＤ構造部
と、 上記ＣＭＤ構造部周辺に形成され、上記第２導電型を有
する（Ｎ）半導体層の表面に形成した、第１導電型を有
する（Ｐ）ウェル拡散層（９６，１３２）と、該第１導
電型を有する（Ｐ）ウェル拡散層中に形成された、第２
導電型チャネルを有する第１の電界効果型トランジスタ
（１１１，１４７）と、上記第１導電型を有するウェル
拡散層を囲むように上記半導体層の表面に形成した第２
導電型を有する（Ｎ）ウェル拡散層（９５，１３１）
と、該第２導電型を有するウェル拡散層中に形成された
第１導電型チャネルを有する第２の電界効果トランジス
タ（１１０，１４６）と、の上記第１及び第２の電界効
果トランジスタを含んでなるＣＭＯＳＦＥＴ構造部と、 少なくとも、上記第１導電型を有するウェル拡散層及び
上記第２導電型を有するウェル拡散層の底部全面に接す
るように形成された、第２導電型を有する（Ｎ）アイソ
レーション用の埋め込み拡散層（８５，１２５）とを有
して構成され、 上記第２導電型を有するウェル拡散層（９５，１３１）
が上記第１導電型を有するウェル拡散層とのアイソレー
ション領域及び上記第２の電界効果トランジスタ（１１
０，１４６）の形成領域を兼ねるようにしたことを特徴
とするものである。
はＰ−）高抵抗半導体基板（８１，１２１）の上に形成
された第２導電型有する（Ｎ）半導体層（９４，１２
４）の同一表面に、第２導電型を有する（Ｎ）低抵抗拡
散層よりなるソース領域（９７，１３３）及びドレイン
領域（９８，１３４）が設けられ、該ソース領域とドレ
イン領域との間に光励起により発生したキャリアを蓄積
するためのゲート領域（１０６，１４２）が設けられ、
上記半導体導（９４，１２４）の不純物濃度が、キャリ
アの蓄積状態においても、少なくとも該半導体層全体が
空乏化するように設定され、この空乏化された半導体層
中に存在する、蓄積キャリアにより変化する障壁ポテン
シャルの高さに応じたソース・ドレイン電流が、該半導
体層の表面と平行に流れるように構成したＣＭＤ構造部
と、 上記ＣＭＤ構造部周辺に形成され、上記第２導電型を有
する（Ｎ）半導体層の表面に形成した、第１導電型を有
する（Ｐ）ウェル拡散層（９６，１３２）と、該第１導
電型を有する（Ｐ）ウェル拡散層中に形成された、第２
導電型チャネルを有する第１の電界効果型トランジスタ
（１１１，１４７）と、上記第１導電型を有するウェル
拡散層を囲むように上記半導体層の表面に形成した第２
導電型を有する（Ｎ）ウェル拡散層（９５，１３１）
と、該第２導電型を有するウェル拡散層中に形成された
第１導電型チャネルを有する第２の電界効果トランジス
タ（１１０，１４６）と、の上記第１及び第２の電界効
果トランジスタを含んでなるＣＭＯＳＦＥＴ構造部と、 少なくとも、上記第１導電型を有するウェル拡散層及び
上記第２導電型を有するウェル拡散層の底部全面に接す
るように形成された、第２導電型を有する（Ｎ）アイソ
レーション用の埋め込み拡散層（８５，１２５）とを有
して構成され、 上記第２導電型を有するウェル拡散層（９５，１３１）
が上記第１導電型を有するウェル拡散層とのアイソレー
ション領域及び上記第２の電界効果トランジスタ（１１
０，１４６）の形成領域を兼ねるようにしたことを特徴
とするものである。
このように、本発明によれば、第２導電型を有する（実
施例ではＮ型）ウェル拡散層が上記第１導電型を有する
（実施例ではＰ型）ウェル拡散層とのアイソレーション
領域及び第２の電界効果トランジスタ（実施例ではＰＭ
ＯＳＦＥＴ110,146）の形成領域を兼ねるようにしたた
め、CMOSFETによる諸特性を十分活かしつつ小型に構成
することができる。
施例ではＮ型）ウェル拡散層が上記第１導電型を有する
（実施例ではＰ型）ウェル拡散層とのアイソレーション
領域及び第２の電界効果トランジスタ（実施例ではＰＭ
ＯＳＦＥＴ110,146）の形成領域を兼ねるようにしたた
め、CMOSFETによる諸特性を十分活かしつつ小型に構成
することができる。
第１図Ａ〜Ｆは本発明に関連した固体撮像装置の第１の
例を説明するための工程図、 第２図は本願人が既に提案した固体撮像装置のチップ断
面図、 第３図Ａ〜Ｆは本発明に関連した固体撮像装置の第２の
例を説明するための工程図、 第４図Ａ〜Ｇは本発明の第１実施例としての固体撮像装
置を説明するための工程図、 第５図Ａ〜Ｆは本発明の第２実施例としての固体撮像装
置を説明するための工程図である。 21，51，81，121…基板 27，55，95，131…Ｎウェル 31，58，96，132…Ｐウェル 28，94…Ｎ−層 52，124…エピタキシャル層 32，34，36，59，61，63，97，99，101，133，135，137
…ソース 33，35，37，60，62，64，98，100，102，134，136，13
8…ドレイン 38，39，40，65，66，67，103，104，105，139，140，1
41…ゲート絶縁膜 41，42，43，68，69，70，106，107，108，142，143，1
44…ゲート電極 44，71，109，145…NMOSLSIT 45，73，111，147…NMOSFET 46，72，110，146…PMOSFET
例を説明するための工程図、 第２図は本願人が既に提案した固体撮像装置のチップ断
面図、 第３図Ａ〜Ｆは本発明に関連した固体撮像装置の第２の
例を説明するための工程図、 第４図Ａ〜Ｇは本発明の第１実施例としての固体撮像装
置を説明するための工程図、 第５図Ａ〜Ｆは本発明の第２実施例としての固体撮像装
置を説明するための工程図である。 21，51，81，121…基板 27，55，95，131…Ｎウェル 31，58，96，132…Ｐウェル 28，94…Ｎ−層 52，124…エピタキシャル層 32，34，36，59，61，63，97，99，101，133，135，137
…ソース 33，35，37，60，62，64，98，100，102，134，136，13
8…ドレイン 38，39，40，65，66，67，103，104，105，139，140，1
41…ゲート絶縁膜 41，42，43，68，69，70，106，107，108，142，143，1
44…ゲート電極 44，71，109，145…NMOSLSIT 45，73，111，147…NMOSFET 46，72，110，146…PMOSFET
Claims (1)
- 【請求項１】第１導電型を有する高抵抗半導体基板の上
に形成された第２導電型を有する半導体層の同一表面
に、第２導電型を有する低抵抗拡散層よりなるソース領
域及びドレイン領域が設けられ、該ソース領域とドレイ
ン領域との間に光励起により発生したキャリアを蓄積す
るためのゲート領域が設けられ、上記半導体層の不純物
濃度が、キャリアの蓄積状態においても、少なくとも該
半導体層全体が空乏化するように設定され、この空乏化
された半導体層中に存在する、蓄積キャリアにより変化
する障壁ポテンシャルの高さに応じたソース・ドレイン
電流が、該半導体層の表面と平行に流れるように構成し
たＣＭＤ構造部と、 上記ＣＭＤ構造部周辺に形成され、上記第２導電型を有
する半導体層の表面に形成した、第１導電型を有するウ
ェル拡散層と、該第１導電型を有するウェル拡散層中に
形成された、第２導電型チャネルを有する第１の電界効
果型トランジスタと、上記第１導電型を有するウェル拡
散層を囲むように上記半導体層の表面に形成した第２導
電型を有するウェル拡散層と、該第２導電型を有するウ
ェル拡散層中に形成された第１導電型チャネルを有する
第２の電界効果トランジスタと、の上記第１及び第２の
電界効果トランジスタを含んでなるＣＭＯＳＦＥＴ構造
部と、 少なくとも、上記第１導電型を有するウェル拡散層及び
上記第２導電型を有するウェル拡散層の底部全面に接す
るように形成された、 第２導電型を有するアイソレーション用の埋め込み拡散
層とを有して構成され、 上記第２導電型を有するウェル拡散層が上記第１導電型
を有するウェル拡散層とのアイソレーション領域及び上
記第２の電界効果トランジスタの形成領域を兼ねるよう
にしたことを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206086A JPH061826B2 (ja) | 1984-10-01 | 1984-10-01 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206086A JPH061826B2 (ja) | 1984-10-01 | 1984-10-01 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184059A JPS6184059A (ja) | 1986-04-28 |
| JPH061826B2 true JPH061826B2 (ja) | 1994-01-05 |
Family
ID=16517582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206086A Expired - Lifetime JPH061826B2 (ja) | 1984-10-01 | 1984-10-01 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061826B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256470A (ja) * | 1986-04-29 | 1987-11-09 | Olympus Optical Co Ltd | 半導体撮像装置 |
| JP2601271B2 (ja) * | 1987-04-28 | 1997-04-16 | オリンパス光学工業株式会社 | 固体撮像装置 |
| JP2680455B2 (ja) * | 1989-12-28 | 1997-11-19 | 浜松ホトニクス株式会社 | 半導体装置 |
| US5300797A (en) * | 1992-03-31 | 1994-04-05 | Sgs-Thomson Microelectronics, Inc. | Coplanar twin-well integrated circuit structure |
| JP4984376B2 (ja) * | 2004-04-15 | 2012-07-25 | ソニー株式会社 | 固体撮像装置 |
| JP4679340B2 (ja) * | 2005-11-11 | 2011-04-27 | 株式会社東芝 | 固体撮像装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530855A (en) * | 1978-08-25 | 1980-03-04 | Semiconductor Res Found | Semiconductor optical device |
-
1984
- 1984-10-01 JP JP59206086A patent/JPH061826B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184059A (ja) | 1986-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5872037A (en) | Method for manufacturing a vertical mosfet including a back gate electrode | |
| US4637125A (en) | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor | |
| JP2965783B2 (ja) | 半導体装置およびその製造方法 | |
| JPS5925369B2 (ja) | 集積回路の製造方法 | |
| US5726476A (en) | Semiconductor device having a particular CMOS structure | |
| EP0196757A2 (en) | Semiconductor device comprising a bipolar transistor and a MOS transistor and method of manufacturing the same | |
| JP3031880B2 (ja) | 半導体装置およびその製造方法 | |
| US4853340A (en) | Semiconductor device isolated by a pair of field oxide regions | |
| EP0239216A2 (en) | CMOS compatible bipolar transistor | |
| JPH1070250A (ja) | 半導体装置およびその製造方法 | |
| JP2845493B2 (ja) | 半導体装置 | |
| JPS6119164A (ja) | 相補型集積回路とその製造方法 | |
| JPH061826B2 (ja) | 固体撮像装置 | |
| JP2549726B2 (ja) | 半導体集積回路とその製造方法 | |
| JPH02264464A (ja) | 半導体装置およびその製造方法 | |
| JP3468621B2 (ja) | 半導体装置およびその製法 | |
| JPH08316335A (ja) | 半導体装置およびその製造方法 | |
| KR100618789B1 (ko) | 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 | |
| US4622571A (en) | CMOS integrated circuit device | |
| JPS6230363A (ja) | 半導体装置 | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JPH11251447A (ja) | 半導体装置及びその製造方法 | |
| EP0197730A2 (en) | Latch-up resistant integrated circuit and method of manufacture | |
| JPH04245473A (ja) | 半導体集積回路およびその製造方法 | |
| JPS6185855A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |