JP2680455B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2680455B2 JP2680455B2 JP1344278A JP34427889A JP2680455B2 JP 2680455 B2 JP2680455 B2 JP 2680455B2 JP 1344278 A JP1344278 A JP 1344278A JP 34427889 A JP34427889 A JP 34427889A JP 2680455 B2 JP2680455 B2 JP 2680455B2
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- Japan
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- thin film
- type
- channel fet
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関するもので、特にpin−ホト
ダイオードとCMOS回路を組み合せた集積回路装置に用い
られる。
ダイオードとCMOS回路を組み合せた集積回路装置に用い
られる。
pinホトダイオードは一般に、ｎ型基板に薄膜を形成
し、この薄膜中にｐ型層を形成することで実現される。
このpinホトダイオードの出力信号を処理するために
は、いわゆるアナログ回路を用いることができる。とこ
ろで、アナログ回路はｐチャネルMOSFETとｎチャネルMO
SFETを組み合せたCMOS回路で実現できる。従来、CMOS回
路によるアナログ回路は、オフセット電圧が高くして利
得（ゲイン）が低いという問題を有していた。しかし、
近年になって、スイッチドキャパシタを用いたり多段構
成としたりすることで、オフセット電圧とゲインが大幅
に改善されてきている。
し、この薄膜中にｐ型層を形成することで実現される。
このpinホトダイオードの出力信号を処理するために
は、いわゆるアナログ回路を用いることができる。とこ
ろで、アナログ回路はｐチャネルMOSFETとｎチャネルMO
SFETを組み合せたCMOS回路で実現できる。従来、CMOS回
路によるアナログ回路は、オフセット電圧が高くして利
得（ゲイン）が低いという問題を有していた。しかし、
近年になって、スイッチドキャパシタを用いたり多段構
成としたりすることで、オフセット電圧とゲインが大幅
に改善されてきている。
しかしながら、従来技術では上記pinホトダイオード
とCMOS回路の組み合せは、それぞれを異なる基板上に構
成して両者をワイヤで接続することにより実現していた
ため、寄生容量が大きくなって高速性を実現できなかっ
た。また、従来技術におけるpinホトダイオードは、キ
ャリア濃度が比較的高い（1015−1016／cm3オーダー）
基板あるいはウェル中に実現されているため、負荷容量
が大きくなる欠点があった。また、空乏層の幅も狭くな
るため応答速度が遅く、かつ入射光に対する応答性も良
くない欠点があった。さらに、基板の抵抗が大きいため
等価抵抗が大きくなる欠点があった。
とCMOS回路の組み合せは、それぞれを異なる基板上に構
成して両者をワイヤで接続することにより実現していた
ため、寄生容量が大きくなって高速性を実現できなかっ
た。また、従来技術におけるpinホトダイオードは、キ
ャリア濃度が比較的高い（1015−1016／cm3オーダー）
基板あるいはウェル中に実現されているため、負荷容量
が大きくなる欠点があった。また、空乏層の幅も狭くな
るため応答速度が遅く、かつ入射光に対する応答性も良
くない欠点があった。さらに、基板の抵抗が大きいため
等価抵抗が大きくなる欠点があった。
本発明は上記のような従来技術の欠点を解決すること
を課題としている。
を課題としている。
本発明に係る半導体装置は、高濃度第１導電型の単一
の半導体基板と、この半導体基板上に形成された十分に
低濃度の第１導電型の薄膜層と、この薄膜層に形成され
た第２導電型の拡散層と、薄膜層中に形成されたｐ型お
よびｎ型の少なくとも２つのウェル層と、このウェル層
のｐ型およびｎ型ウェル層中にそれぞれ形成されたｎチ
ャネルFETおよびｐチャネルFETとを備え、拡散層を第２
導電型層、薄膜層をｉ層および半導体基板を第１導電型
層として構成されるpinホトダイオードの出力信号が、
ｐチャネルFETおよびｎチャネルFETを含んで構成される
アナログ信号処理回路に与えられるように配線されてい
ることを特徴とする。
の半導体基板と、この半導体基板上に形成された十分に
低濃度の第１導電型の薄膜層と、この薄膜層に形成され
た第２導電型の拡散層と、薄膜層中に形成されたｐ型お
よびｎ型の少なくとも２つのウェル層と、このウェル層
のｐ型およびｎ型ウェル層中にそれぞれ形成されたｎチ
ャネルFETおよびｐチャネルFETとを備え、拡散層を第２
導電型層、薄膜層をｉ層および半導体基板を第１導電型
層として構成されるpinホトダイオードの出力信号が、
ｐチャネルFETおよびｎチャネルFETを含んで構成される
アナログ信号処理回路に与えられるように配線されてい
ることを特徴とする。
本発明によれば、pinホトダイオードとこの出力信号
を処理するアナログ回路は同一基板に形成されるので、
ワイヤ等による容量やインダクタンスが低減される。ま
た、ドーピング不純物（キャリア）が十分に低濃度の薄
膜中にpinホトダイオードが形成されるので、その接合
容量を大幅に低減し得る。
を処理するアナログ回路は同一基板に形成されるので、
ワイヤ等による容量やインダクタンスが低減される。ま
た、ドーピング不純物（キャリア）が十分に低濃度の薄
膜中にpinホトダイオードが形成されるので、その接合
容量を大幅に低減し得る。
以下、添付図面を参照して本発明の実施例を説明す
る。
る。
第１図は実施例に係る半導体装置の断面図で、左側か
ら順にpin−PD（pinホトダイオード）、ｎ−FET（ｎチ
ャネルMOSFET）およびｐ−FET（ｐチャネルMOSFET）が
配設される。まず、n++のSi基板（n++基板）10上には、
非常に低濃度の不純物を含むn--型のSiエピタキシャル
層あるいは貼合わせ、その他の方法からなる薄膜層11が
形成される。ここで、n++基板10の比抵抗は0.5Ωcm前後
であり、不純物濃度は1019〜1020／cm3オーダーとされ
る。また、薄膜層11は比抵抗100〜3000Ωcm、望ましく
は500〜3000Ωcmの高抵抗とされ、不純物濃度は５×10
13〜５×1012／cm3の非常に低濃度とされる。このよう
に、n++基板10とn--型の薄膜層11が組み合されることに
より、この上に形成されるCMOS回路のラッチアップが生
じにくくされる。また、寄生抵抗が大きくならないとい
う効果も生じる。
ら順にpin−PD（pinホトダイオード）、ｎ−FET（ｎチ
ャネルMOSFET）およびｐ−FET（ｐチャネルMOSFET）が
配設される。まず、n++のSi基板（n++基板）10上には、
非常に低濃度の不純物を含むn--型のSiエピタキシャル
層あるいは貼合わせ、その他の方法からなる薄膜層11が
形成される。ここで、n++基板10の比抵抗は0.5Ωcm前後
であり、不純物濃度は1019〜1020／cm3オーダーとされ
る。また、薄膜層11は比抵抗100〜3000Ωcm、望ましく
は500〜3000Ωcmの高抵抗とされ、不純物濃度は５×10
13〜５×1012／cm3の非常に低濃度とされる。このよう
に、n++基板10とn--型の薄膜層11が組み合されることに
より、この上に形成されるCMOS回路のラッチアップが生
じにくくされる。また、寄生抵抗が大きくならないとい
う効果も生じる。
薄膜層11のｎ−FET領域にはｐウェル層12が形成さ
れ、ｐ−FET領域にはｎウェル層13が形成される。上記
のような薄膜層11、ｐウェル層12およびｎウェル層13の
上面には、n+層およびp+層が選択的に形成される。ま
ず、ｐウェル層12にはn+ソース領域14Sおよびn+ドレイ
ン領域14Dが形成され、ｎウェル層13にはp+ソース領域1
5Sおよびp+ドレイン領域15Dが形成される。そして、こ
れらFET領域はp+チャネルストッパ16,17と、n+チャネル
ストパ18,19により他と電気的に分離されている。ま
た、pinホトダイオード領域にはp+アノード領域21Aとn+
カソード領域21Kが形成され、ウェル層12,13とpinホト
ダイオードとの間にはn+アイソレーション領域22が形成
されている。
れ、ｐ−FET領域にはｎウェル層13が形成される。上記
のような薄膜層11、ｐウェル層12およびｎウェル層13の
上面には、n+層およびp+層が選択的に形成される。ま
ず、ｐウェル層12にはn+ソース領域14Sおよびn+ドレイ
ン領域14Dが形成され、ｎウェル層13にはp+ソース領域1
5Sおよびp+ドレイン領域15Dが形成される。そして、こ
れらFET領域はp+チャネルストッパ16,17と、n+チャネル
ストパ18,19により他と電気的に分離されている。ま
た、pinホトダイオード領域にはp+アノード領域21Aとn+
カソード領域21Kが形成され、ウェル層12,13とpinホト
ダイオードとの間にはn+アイソレーション領域22が形成
されている。
上記のｐウェル層12、ｎウェル層13、n+カソード領域
21K、p+アノード領域21A、およびn+アイソレーション領
域22のそれぞれの間には、分離用のSiO2層31が形成さ
れ、更に上面全体にCVD法などによるSiO2膜32が形成さ
れている。また、ｎ−FETおよびｐ−FETのチャネル領域
のSiO2層32中には、ポリシリコンからなるゲート41,42
が埋め込まれている。そして、SiO2膜32にはそれぞれn+
カソード領域21K、p+アノード領域21A、n+アイソレーシ
ョン領域22、n+ソース領域14S、ゲート41、n+ドレイン
領域14D、p+ソース領域15s、げーと42およびp+ドレイン
領域15Dに達する開口が形成され、ここにpinホトダイオ
ード用のカソード電極5Kおよびアノード電極5A、素子分
離用のアイソレーション電極６、ｎ−FET用のソース電
極7S、ゲート電極7Gおよびドレイン電極7D、ｐ−FET用
のソース電極8S、ゲート電極8Gおよびドレイン電極8Dが
形成されている。なお、上記電極は例えばアルミニウム
で形成される。
21K、p+アノード領域21A、およびn+アイソレーション領
域22のそれぞれの間には、分離用のSiO2層31が形成さ
れ、更に上面全体にCVD法などによるSiO2膜32が形成さ
れている。また、ｎ−FETおよびｐ−FETのチャネル領域
のSiO2層32中には、ポリシリコンからなるゲート41,42
が埋め込まれている。そして、SiO2膜32にはそれぞれn+
カソード領域21K、p+アノード領域21A、n+アイソレーシ
ョン領域22、n+ソース領域14S、ゲート41、n+ドレイン
領域14D、p+ソース領域15s、げーと42およびp+ドレイン
領域15Dに達する開口が形成され、ここにpinホトダイオ
ード用のカソード電極5Kおよびアノード電極5A、素子分
離用のアイソレーション電極６、ｎ−FET用のソース電
極7S、ゲート電極7Gおよびドレイン電極7D、ｐ−FET用
のソース電極8S、ゲート電極8Gおよびドレイン電極8Dが
形成されている。なお、上記電極は例えばアルミニウム
で形成される。
次に、上記実施例に係る半導体装置の作用を説明す
る。
る。
pinホトダイオード領域に信号光が入射されると、p+
アノード領域21Aの下の薄膜層11で光キャリア（電子／
正孔対）が生成され、カソード電極5Kおよびアノード電
極5Aに振り別けられて取り出される。ここで、薄膜層11
は非常に低濃度にされているので、pn接合容量が十分に
小さい。このため、高速処理が可能になるだけでなく、
負荷容量も小さいのでpinダイオードのチャージアップ
が容易になり、検出感度を高くすることができる。
アノード領域21Aの下の薄膜層11で光キャリア（電子／
正孔対）が生成され、カソード電極5Kおよびアノード電
極5Aに振り別けられて取り出される。ここで、薄膜層11
は非常に低濃度にされているので、pn接合容量が十分に
小さい。このため、高速処理が可能になるだけでなく、
負荷容量も小さいのでpinダイオードのチャージアップ
が容易になり、検出感度を高くすることができる。
pinホトダイオードの信号出力は、アノード電極5Aか
ら図示しない配線を通ってｎ−FETのソース電極7Sに与
えられ、ｎ−FETおよびｐ−FETからなるCMOSアナログ回
路で処理される。ここで、pinホトダイオードとCMOS回
路の間の電気的接続は、チップ間のワイヤ等ではなくSi
O2膜32の上の配線層で実現されるので、寄生のキャパシ
タンスやインダクタンスが少なく、従って高速処理が可
能になる。
ら図示しない配線を通ってｎ−FETのソース電極7Sに与
えられ、ｎ−FETおよびｐ−FETからなるCMOSアナログ回
路で処理される。ここで、pinホトダイオードとCMOS回
路の間の電気的接続は、チップ間のワイヤ等ではなくSi
O2膜32の上の配線層で実現されるので、寄生のキャパシ
タンスやインダクタンスが少なく、従って高速処理が可
能になる。
以上の通り本発明によれば、pinホトダイオードとこ
の出力信号を処理するアナログ回路は同一基板に一体的
に形成されるので、ワイヤ等による容量が低減される。
また、キャリアが十分に低濃度の薄膜層中にpinホトダ
イオードが形成されるので、その接合容量を大幅に低減
し得る。このようなダブルウェル構造を採用することに
より、PSDとCMOSの一体化や、pinホトダイオードとSCF
回路の一体化による信号処理、AD変換回路によるディジ
タル化など、新しい利用分野を開拓することができる。
の出力信号を処理するアナログ回路は同一基板に一体的
に形成されるので、ワイヤ等による容量が低減される。
また、キャリアが十分に低濃度の薄膜層中にpinホトダ
イオードが形成されるので、その接合容量を大幅に低減
し得る。このようなダブルウェル構造を採用することに
より、PSDとCMOSの一体化や、pinホトダイオードとSCF
回路の一体化による信号処理、AD変換回路によるディジ
タル化など、新しい利用分野を開拓することができる。
第１図は本発明の実施例に係る半導体基板の断面図であ
る。 5K…カソード電極、5A…アノード電極、６…アイソレー
ション電極、7S,8S…ソース電極、7G,8G…ゲート電極、
7D,8D…ドレイン電極、10…n++基板、11…薄膜層、12…
ｐウェル層、13…ｎウェル層、14S…n+ソース領域、14D
…n+ドレイン領域、15S…p+ソース領域、15D…p+ドレイ
ン領域、16,17…p+チャネルストッパ、18,19…n+チャネ
ルストッパ、21K…n+カソード領域、21A…p+アノード領
域、22…n+アイソレーション領域、31…SiO2層、32…Si
O2膜、41,42…ゲート。
る。 5K…カソード電極、5A…アノード電極、６…アイソレー
ション電極、7S,8S…ソース電極、7G,8G…ゲート電極、
7D,8D…ドレイン電極、10…n++基板、11…薄膜層、12…
ｐウェル層、13…ｎウェル層、14S…n+ソース領域、14D
…n+ドレイン領域、15S…p+ソース領域、15D…p+ドレイ
ン領域、16,17…p+チャネルストッパ、18,19…n+チャネ
ルストッパ、21K…n+カソード領域、21A…p+アノード領
域、22…n+アイソレーション領域、31…SiO2層、32…Si
O2膜、41,42…ゲート。
Claims (2)
- 【請求項１】高濃度第１導電型の単一の半導体基板と、
この半導体基板上に形成された十分に低濃度の第１導電
型の薄膜層と、この薄膜層に形成された第２導電型の拡
散層と、前記薄膜層中に形成されたｐ型およびｎ型の少
なくとも２つのウェル層と、このウェル層のｐ型および
ｎ型ウェル層中にそれぞれ形成されたｎチャネルFETお
よびｐチャネルFETとを備え、前記拡散層を第２導電型
層、前記薄膜層をｉ層および前記半導体基板を第１導電
型層として構成されるpinホトダイオードの出力信号
が、前記ｐチャネルFETおよび前記ｎチャネルFETを含ん
で構成されるアナログ信号処理回路に与えられるように
配線されていることを特徴とする半導体装置。 - 【請求項２】前記アナログ信号処理回路が、前記ｐチャ
ネルFETおよび前記ｎチャネルFETにより構成される相補
型MOS回路を有する請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344278A JP2680455B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344278A JP2680455B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203266A JPH03203266A (ja) | 1991-09-04 |
| JP2680455B2 true JP2680455B2 (ja) | 1997-11-19 |
Family
ID=18368000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1344278A Expired - Fee Related JP2680455B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680455B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994028582A1 (en) * | 1993-06-01 | 1994-12-08 | The University Of North Carolina | Integrated circuit including complementary field effect transistors and photodetector, and method of fabricating same |
| JP2002141419A (ja) * | 2000-11-06 | 2002-05-17 | Texas Instr Japan Ltd | 半導体装置 |
| EP2216815B1 (en) * | 2009-02-05 | 2014-04-02 | ams AG | Integrated circuit comprising PIN diodes |
| CN117334775A (zh) * | 2023-10-09 | 2024-01-02 | 江苏致芯微电子技术有限公司 | 一种光纤接收电路的高传输速率的光电二极管及工艺方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH061826B2 (ja) * | 1984-10-01 | 1994-01-05 | オリンパス光学工業株式会社 | 固体撮像装置 |
| JPS63122267A (ja) * | 1986-11-12 | 1988-05-26 | Canon Inc | 光センサ |
-
1989
- 1989-12-28 JP JP1344278A patent/JP2680455B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03203266A (ja) | 1991-09-04 |
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