JP2002141419A - 半導体装置 - Google Patents
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- JP2002141419A JP2002141419A JP2000338016A JP2000338016A JP2002141419A JP 2002141419 A JP2002141419 A JP 2002141419A JP 2000338016 A JP2000338016 A JP 2000338016A JP 2000338016 A JP2000338016 A JP 2000338016A JP 2002141419 A JP2002141419 A JP 2002141419A
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- semiconductor
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Abstract
(57)【要約】
【課題】バイポーラトランジスタなどのその他の半導体
素子の特性を確保しつつ、フォトダイオードの特性を向
上させることができる半導体装置を提供する。 【解決手段】第１導電型の第１の半導体層１１と第２導
電型の第２の半導体層１３とを積層した構成とし、バイ
ポーラトランジスタ形成領域において第２の半導体層１
３の主面にバイポーラトランジスタＢｉＴｒが構成さ
れ、フォトダイオード形成領域において第２の半導体層
１３の主面に第１導電型の第１の半導体領域１６が形成
されている。フォトダイオード形成領域における第１の
半導体領域１６と第２の半導体層１３との接合面Ｊ1 か
ら延びる第１の空乏層Ｖ1 と、第２の半導体層１３と第
１の半導体層１１との接合面Ｊ2 から延びる第２の空乏
層Ｖ2とが接触するように、第１の半導体層１１と第２
の半導体層１３との間および第２の半導体層１３と第１
の半導体領域１６との間に電圧が印加される。
素子の特性を確保しつつ、フォトダイオードの特性を向
上させることができる半導体装置を提供する。 【解決手段】第１導電型の第１の半導体層１１と第２導
電型の第２の半導体層１３とを積層した構成とし、バイ
ポーラトランジスタ形成領域において第２の半導体層１
３の主面にバイポーラトランジスタＢｉＴｒが構成さ
れ、フォトダイオード形成領域において第２の半導体層
１３の主面に第１導電型の第１の半導体領域１６が形成
されている。フォトダイオード形成領域における第１の
半導体領域１６と第２の半導体層１３との接合面Ｊ1 か
ら延びる第１の空乏層Ｖ1 と、第２の半導体層１３と第
１の半導体層１１との接合面Ｊ2 から延びる第２の空乏
層Ｖ2とが接触するように、第１の半導体層１１と第２
の半導体層１３との間および第２の半導体層１３と第１
の半導体領域１６との間に電圧が印加される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に少なくともバイポーラトランジスタとＰＩＮフォト
ダイオードなどのフォトダイオードとを有する半導体装
置に関する。
特に少なくともバイポーラトランジスタとＰＩＮフォト
ダイオードなどのフォトダイオードとを有する半導体装
置に関する。
【０００２】
【従来の技術】半導体装置において、フォトダイオード
は光を受けて電流を発生させるダイオードであり、ＣＤ
やＤＶＤなどの光ディスク装置に内蔵される光学ピック
アップ装置用の受光素子として広く用いられている。フ
ォトダイオードは、ｐｎ接合した半導体から構成され、
ｐｎ接合に逆バイアスを印加することで空乏層を広げ、
高い電界をかける。主に空乏層で吸収された光によって
電子−正孔対が発生し、電界に引かれて電子はｎ型半導
体領域へ、正孔はｐ型半導体領域へ移動し、電流として
検知される。
は光を受けて電流を発生させるダイオードであり、ＣＤ
やＤＶＤなどの光ディスク装置に内蔵される光学ピック
アップ装置用の受光素子として広く用いられている。フ
ォトダイオードは、ｐｎ接合した半導体から構成され、
ｐｎ接合に逆バイアスを印加することで空乏層を広げ、
高い電界をかける。主に空乏層で吸収された光によって
電子−正孔対が発生し、電界に引かれて電子はｎ型半導
体領域へ、正孔はｐ型半導体領域へ移動し、電流として
検知される。
【０００３】上記のフォトダイオードの種類としては、
ｐ層とｎ層の間に導電性不純物を低濃度に含有するＩ層
（ｐ- 層またはｎ- 層）を設けて、低電圧での空乏層を
広げやすくしたＰＩＮフォトダイオードや、アバランシ
ェ崩壊を発生させる領域を設けたアバランシェ・フォト
ダイオードなどがある。
ｐ層とｎ層の間に導電性不純物を低濃度に含有するＩ層
（ｐ- 層またはｎ- 層）を設けて、低電圧での空乏層を
広げやすくしたＰＩＮフォトダイオードや、アバランシ
ェ崩壊を発生させる領域を設けたアバランシェ・フォト
ダイオードなどがある。
【０００４】図５は、上記のＰＩＮフォトダイオード
（ＰＤ）、バイポーラトランジスタ（ＢｉＴｒ）および
ＭＯＳ（金属−絶縁層−半導体層積層型）電界効果トラ
ンジスタ（ＭＯＳＴｒ）を有する半導体装置の断面図で
ある。例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ-
型半導体基板１０上に、１Ω・ｃｍ程度の抵抗値を有
し、膜厚ｔ13a が５〜１０μｍ程度であるｎ型エピタキ
シャル半導体層１３ａが形成されている。ｎ型エピタキ
シャル半導体層１３ａに、ｐ- 型半導体基板１０に達す
るｐ+ 型層あるいはＳＴＩ（Shallow Trench Isolatio
n）法などによるトレンチ溝に埋め込まれた酸化シリコ
ンなどからなる素子分離層１４が形成されており、フォ
トダイオード（ＰＤ）領域、バイポーラトランジスタ
（ＢｉＴｒ）領域およびＭＯＳトランジスタ（ＭＯＳＴ
ｒ）領域がそれぞれ素子分離されている。
（ＰＤ）、バイポーラトランジスタ（ＢｉＴｒ）および
ＭＯＳ（金属−絶縁層−半導体層積層型）電界効果トラ
ンジスタ（ＭＯＳＴｒ）を有する半導体装置の断面図で
ある。例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ-
型半導体基板１０上に、１Ω・ｃｍ程度の抵抗値を有
し、膜厚ｔ13a が５〜１０μｍ程度であるｎ型エピタキ
シャル半導体層１３ａが形成されている。ｎ型エピタキ
シャル半導体層１３ａに、ｐ- 型半導体基板１０に達す
るｐ+ 型層あるいはＳＴＩ（Shallow Trench Isolatio
n）法などによるトレンチ溝に埋め込まれた酸化シリコ
ンなどからなる素子分離層１４が形成されており、フォ
トダイオード（ＰＤ）領域、バイポーラトランジスタ
（ＢｉＴｒ）領域およびＭＯＳトランジスタ（ＭＯＳＴ
ｒ）領域がそれぞれ素子分離されている。
【０００５】上記のフォトダイオード（ＰＤ）領域にお
いて、ｎ型エピタキシャル半導体層１３ａの表層部分に
ｐ+ 型半導体層１６が形成されて、ｐｎ接合が形成され
ており、ＰＩＮフォトダイオードが構成されている。上
記のＰＩＮフォトダイオードに逆バイアスを印加する
と、図５中の破線領域で示すように、ｐｎ接合面Ｊから
ｎ型エピタキシャル半導体層１３ａとｐ+ 型半導体層１
６のそれぞれの側に空乏層Ｖが拡がる。ここで、空乏層
Ｖはｎ側とｐ側でキャリア総数が等しくなるように拡が
るので、キャリア濃度の低いｎ型エピタキシャル半導体
層１３ａ側の方がより広く拡がることになる。
いて、ｎ型エピタキシャル半導体層１３ａの表層部分に
ｐ+ 型半導体層１６が形成されて、ｐｎ接合が形成され
ており、ＰＩＮフォトダイオードが構成されている。上
記のＰＩＮフォトダイオードに逆バイアスを印加する
と、図５中の破線領域で示すように、ｐｎ接合面Ｊから
ｎ型エピタキシャル半導体層１３ａとｐ+ 型半導体層１
６のそれぞれの側に空乏層Ｖが拡がる。ここで、空乏層
Ｖはｎ側とｐ側でキャリア総数が等しくなるように拡が
るので、キャリア濃度の低いｎ型エピタキシャル半導体
層１３ａ側の方がより広く拡がることになる。
【０００６】また、上記のバイポーラトランジスタ（Ｂ
ｉＴｒ）領域においては、ｎ型エピタキシャル半導体層
１３ａをコレクタ領域とし、ｐ- 型半導体基板１０とｎ
型エピタキシャル半導体層１３ａの界面部分にｎ+ 型埋
め込み層１２が形成され、ｎ型エピタキシャル半導体層
１３ａ表面からｎ+ 型埋め込み層１２に達するｎ+ 型プ
ラグ１５が形成されている。また、上記コレクタ領域と
なるｎ型エピタキシャル半導体層１３ａの表層部分に真
性ベース領域となるｐ- 型半導体層１７ａとベース取り
出し領域となるｐ+型半導体層１７ｂが形成されてい
る。また、上記真性ベース領域となるｐ- 型半導体層１
７ａの表層部分にエミッタ領域となるｎ+ 型半導体層１
８が形成されている。上記のように、バイポーラトラン
ジスタが構成されている。
ｉＴｒ）領域においては、ｎ型エピタキシャル半導体層
１３ａをコレクタ領域とし、ｐ- 型半導体基板１０とｎ
型エピタキシャル半導体層１３ａの界面部分にｎ+ 型埋
め込み層１２が形成され、ｎ型エピタキシャル半導体層
１３ａ表面からｎ+ 型埋め込み層１２に達するｎ+ 型プ
ラグ１５が形成されている。また、上記コレクタ領域と
なるｎ型エピタキシャル半導体層１３ａの表層部分に真
性ベース領域となるｐ- 型半導体層１７ａとベース取り
出し領域となるｐ+型半導体層１７ｂが形成されてい
る。また、上記真性ベース領域となるｐ- 型半導体層１
７ａの表層部分にエミッタ領域となるｎ+ 型半導体層１
８が形成されている。上記のように、バイポーラトラン
ジスタが構成されている。
【０００７】また、上記のＭＯＳトランジスタ（ＭＯＳ
Ｔｒ）領域においては、ｎ型エピタキシャル半導体層１
３ａにチャネル形成領域を有し、チャネル形成領域の上
層にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の
上層にゲート電極２１が形成され、ゲート電極２１の両
側部におけるｎ型エピタキシャル半導体層１３ａ内にお
いて上記チャネル形成領域に隣接してソース・ドレイン
拡散層（１９ａ，１９ｂ）領域が形成されて、ＭＯＳト
ランジスタが構成されている。
Ｔｒ）領域においては、ｎ型エピタキシャル半導体層１
３ａにチャネル形成領域を有し、チャネル形成領域の上
層にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の
上層にゲート電極２１が形成され、ゲート電極２１の両
側部におけるｎ型エピタキシャル半導体層１３ａ内にお
いて上記チャネル形成領域に隣接してソース・ドレイン
拡散層（１９ａ，１９ｂ）領域が形成されて、ＭＯＳト
ランジスタが構成されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ＰＩＮフォトダイオードと、バイポーラトランジシタや
ＭＯＳトランジスタなどのその他の半導体素子とを有す
る半導体装置において、ＰＩＮフォトダイオードの性能
を高めるためには、空乏層を延びやすくすることが必要
であり、従ってｎ型エピタキシャル半導体層１３ａの不
純物濃度をより低く設定することが重要であるが、一方
で、バイポーラトランジシタやＭＯＳトランジスタなど
のその他の半導体素子、特にバイポーラトランジスタの
特性を向上させるためには、ｎ型エピタキシャル半導体
層１３ａの不純物濃度をある程度以上の高濃度に設定す
る必要があり、従来の構造においては、ＰＩＮフォトダ
イオードの特性を犠牲にせざるを得なかった。
ＰＩＮフォトダイオードと、バイポーラトランジシタや
ＭＯＳトランジスタなどのその他の半導体素子とを有す
る半導体装置において、ＰＩＮフォトダイオードの性能
を高めるためには、空乏層を延びやすくすることが必要
であり、従ってｎ型エピタキシャル半導体層１３ａの不
純物濃度をより低く設定することが重要であるが、一方
で、バイポーラトランジシタやＭＯＳトランジスタなど
のその他の半導体素子、特にバイポーラトランジスタの
特性を向上させるためには、ｎ型エピタキシャル半導体
層１３ａの不純物濃度をある程度以上の高濃度に設定す
る必要があり、従来の構造においては、ＰＩＮフォトダ
イオードの特性を犠牲にせざるを得なかった。
【０００９】一方で、ＰＩＮフォトダイオードの性能を
高めるために、ｎ型エピタキシャル半導体層１３ａの不
純物濃度をより低く設定すると、上記のようにバイポー
ラトランジスタなどのその他の半導体素子の特性が劣化
してしまうため、バイポーラトランジスタなどのその他
の半導体素子のための不純物濃度を有するｎ型ウェルが
必要となる。しかし、このようにｎ型ウェルを形成する
場合、埋め込み層が競り上がってくるためにｎ型エピタ
キシャル半導体層１３ａの膜厚を厚くしなければなら
ず、結局良好な特性のバイポーラトランジスタを得るこ
とができない。
高めるために、ｎ型エピタキシャル半導体層１３ａの不
純物濃度をより低く設定すると、上記のようにバイポー
ラトランジスタなどのその他の半導体素子の特性が劣化
してしまうため、バイポーラトランジスタなどのその他
の半導体素子のための不純物濃度を有するｎ型ウェルが
必要となる。しかし、このようにｎ型ウェルを形成する
場合、埋め込み層が競り上がってくるためにｎ型エピタ
キシャル半導体層１３ａの膜厚を厚くしなければなら
ず、結局良好な特性のバイポーラトランジスタを得るこ
とができない。
【００１０】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明の目的は、バイポーラトラン
ジスタなどのその他の半導体素子の特性を確保しつつ、
ＰＩＮフォトダイオードなどのフォトダイオードの特性
を向上させることができる半導体装置を提供することで
ある。
のであり、従って、本発明の目的は、バイポーラトラン
ジスタなどのその他の半導体素子の特性を確保しつつ、
ＰＩＮフォトダイオードなどのフォトダイオードの特性
を向上させることができる半導体装置を提供することで
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、フォトダイオードとバイポ
ーラトランジスタとを有する半導体装置であって、第１
導電型の第１の半導体層と、上記第１の半導体層上に形
成された第２導電型の第２の半導体層と、上記第２の半
導体層の主面から上記第１の半導体層に達するように形
成されてフォトダイオード形成領域とバイポーラトラン
ジスタ形成領域とをそれぞれ区画するための素子分離領
域と、上記フォトダイオード形成領域において上記第２
の半導体層の主面に形成された第１導電型の第１の半導
体領域と、上記バイポーラトランジスタ形成領域におい
て上記第２の半導体層の主面に形成されたバイポーラト
ランジスタとを有し、上記フォトダイオード形成領域に
おいて、上記第１の半導体層と上記第２の半導体層との
界面から延びる空乏層と上記第２の半導体層と上記第１
の半導体領域との界面から延びる空乏層とが上記第２の
半導体層において接触するように上記第１の半導体層、
上記第２の半導体層および上記第１の半導体領域にそれ
ぞれ電圧が印加される。
め、本発明の半導体装置は、フォトダイオードとバイポ
ーラトランジスタとを有する半導体装置であって、第１
導電型の第１の半導体層と、上記第１の半導体層上に形
成された第２導電型の第２の半導体層と、上記第２の半
導体層の主面から上記第１の半導体層に達するように形
成されてフォトダイオード形成領域とバイポーラトラン
ジスタ形成領域とをそれぞれ区画するための素子分離領
域と、上記フォトダイオード形成領域において上記第２
の半導体層の主面に形成された第１導電型の第１の半導
体領域と、上記バイポーラトランジスタ形成領域におい
て上記第２の半導体層の主面に形成されたバイポーラト
ランジスタとを有し、上記フォトダイオード形成領域に
おいて、上記第１の半導体層と上記第２の半導体層との
界面から延びる空乏層と上記第２の半導体層と上記第１
の半導体領域との界面から延びる空乏層とが上記第２の
半導体層において接触するように上記第１の半導体層、
上記第２の半導体層および上記第１の半導体領域にそれ
ぞれ電圧が印加される。
【００１２】本発明の半導体装置は、好適には、上記第
１の半導体層が５０Ω・ｃｍ以上、更に好適には１００
Ω・ｃｍ以上の抵抗値を有する。
１の半導体層が５０Ω・ｃｍ以上、更に好適には１００
Ω・ｃｍ以上の抵抗値を有する。
【００１３】本発明の半導体装置は、好適には、上記第
１の半導体層および上記第２の半導体層がエピタキシャ
ル半導体層である。
１の半導体層および上記第２の半導体層がエピタキシャ
ル半導体層である。
【００１４】本発明の半導体装置は、好適には、上記フ
ォトダイオード形成領域以外の上記第１の半導体層の上
記第２の半導体層との界面領域の不純物濃度がその他の
領域よりも高い。
ォトダイオード形成領域以外の上記第１の半導体層の上
記第２の半導体層との界面領域の不純物濃度がその他の
領域よりも高い。
【００１５】本発明の半導体装置は、好適には、上記第
２の半導体層の主面から上記第１の半導体層に達するよ
うに形成された素子分離領域で区画された電界効果トラ
ンジスタ形成領域を有し、当該電界効果トランジスタ形
成領域に電界効果トランジスタが形成されている。
２の半導体層の主面から上記第１の半導体層に達するよ
うに形成された素子分離領域で区画された電界効果トラ
ンジスタ形成領域を有し、当該電界効果トランジスタ形
成領域に電界効果トランジスタが形成されている。
【００１６】上記の本発明の半導体装置は、第１導電型
の第１の半導体層と第２導電型の第２の半導体層とを積
層した構成とし、バイポーラトランジスタ形成領域にお
いて第２の半導体層内にバイポーラトランジスタが構成
され、一方で、フォトダイオード形成領域において上記
第２の半導体層の表層部分に形成された第１導電型の第
１の半導体領域が構成されている。ここで、フォトダイ
オード形成領域における第１の半導体領域と第２の半導
体層との接合面から延びる第１の空乏層と、第２の半導
体層と第１の半導体層との接合面から延びる第２の空乏
層とが接触するように、第１の半導体層と第２の半導体
層との間および第２の半導体層と第１の半導体領域との
間に電圧が印加される。第１の半導体領域と第２の半導
体層との接合面から延びる第１の空乏層と、第２の半導
体層と第１の半導体層との接合面から延びる第２の空乏
層とが接触する構成となっているので、従来使われてい
なかった第２の半導体層と第１の半導体層との接合面か
ら延びる空乏層をフォトダイオードの感度領域に取り込
み、フォトダイオードの特性を向上させることができ
る。さらに、バイポーラトランジスタは第２の半導体層
内に構成されていることから、その下層の第１の半導体
層の不純物濃度はバイポーラトランジスタに関係なく自
由に設定可能となり、フォトダイオードに最適に設定で
きるので、第１の半導体層の不純物濃度を十分低く設定
することで、第２の半導体層と第１の半導体層との接合
面から第１の半導体層側に延びる空乏層を広げてフォト
ダイオードの特性の向上を図ることができる。具体的に
は、第１の半導体層を１００Ω・ｃｍ以上とすること
で、十分に広い空乏層を得ることができ、このように不
純物濃度の低い第１の半導体層は、基板に成長されたエ
ピタキシャル半導体層などにより提供できる。また、第
１の半導体層を５０Ω・ｃｍ以上程度とすることでもフ
ォトダイオードの特性向上に対して効果があり、この場
合に第１の半導体層としては基板に成長されたエピタキ
シャル半導体層の他、半導体基板として提供することも
可能である。従って、バイポーラトランジスタや相補的
トランジスタを含む電界効果トランジスタなど、その他
の半導体素子の特性を確保しつつ、ＰＩＮフォトダイオ
ードなどのフォトダイオードの特性を向上させることが
できる。
の第１の半導体層と第２導電型の第２の半導体層とを積
層した構成とし、バイポーラトランジスタ形成領域にお
いて第２の半導体層内にバイポーラトランジスタが構成
され、一方で、フォトダイオード形成領域において上記
第２の半導体層の表層部分に形成された第１導電型の第
１の半導体領域が構成されている。ここで、フォトダイ
オード形成領域における第１の半導体領域と第２の半導
体層との接合面から延びる第１の空乏層と、第２の半導
体層と第１の半導体層との接合面から延びる第２の空乏
層とが接触するように、第１の半導体層と第２の半導体
層との間および第２の半導体層と第１の半導体領域との
間に電圧が印加される。第１の半導体領域と第２の半導
体層との接合面から延びる第１の空乏層と、第２の半導
体層と第１の半導体層との接合面から延びる第２の空乏
層とが接触する構成となっているので、従来使われてい
なかった第２の半導体層と第１の半導体層との接合面か
ら延びる空乏層をフォトダイオードの感度領域に取り込
み、フォトダイオードの特性を向上させることができ
る。さらに、バイポーラトランジスタは第２の半導体層
内に構成されていることから、その下層の第１の半導体
層の不純物濃度はバイポーラトランジスタに関係なく自
由に設定可能となり、フォトダイオードに最適に設定で
きるので、第１の半導体層の不純物濃度を十分低く設定
することで、第２の半導体層と第１の半導体層との接合
面から第１の半導体層側に延びる空乏層を広げてフォト
ダイオードの特性の向上を図ることができる。具体的に
は、第１の半導体層を１００Ω・ｃｍ以上とすること
で、十分に広い空乏層を得ることができ、このように不
純物濃度の低い第１の半導体層は、基板に成長されたエ
ピタキシャル半導体層などにより提供できる。また、第
１の半導体層を５０Ω・ｃｍ以上程度とすることでもフ
ォトダイオードの特性向上に対して効果があり、この場
合に第１の半導体層としては基板に成長されたエピタキ
シャル半導体層の他、半導体基板として提供することも
可能である。従って、バイポーラトランジスタや相補的
トランジスタを含む電界効果トランジスタなど、その他
の半導体素子の特性を確保しつつ、ＰＩＮフォトダイオ
ードなどのフォトダイオードの特性を向上させることが
できる。
【００１７】また、フォトダイオード形成領域を除く領
域における表層部分の第１導電型の不純物濃度が高めら
れている構成とすることで、ラッチアップを防止するな
ど、フォトダイオードを除く半導体素子、即ち、バイポ
ーラトランジスタや電界効果トランジスタなどの特性の
劣化を十分に確保できる。
域における表層部分の第１導電型の不純物濃度が高めら
れている構成とすることで、ラッチアップを防止するな
ど、フォトダイオードを除く半導体素子、即ち、バイポ
ーラトランジスタや電界効果トランジスタなどの特性の
劣化を十分に確保できる。
【００１８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００１９】第１実施形態 図１は、本実施形態に係るＰＩＮフォトダイオード（Ｐ
Ｄ）、バイポーラトランジスタ（ＢｉＴｒ）およびＭＯ
Ｓ（金属−絶縁層−半導体層積層型）電界効果トランジ
スタ（ＭＯＳＴｒ）を有する半導体装置の断面図であ
る。例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ- 型
半導体基板１０上に、１００Ω・ｃｍ程度の抵抗値を有
する不純物濃度が十分に低いｐ--型の第１エピタキシャ
ル半導体層１１が形成されている。上記の第１エピタキ
シャル半導体層１１上に、１Ω・ｃｍ程度の抵抗値を有
し、膜厚ｔ13が１μｍ程度であるｎ型の第２エピタキシ
ャル半導体層１３が形成されている。
Ｄ）、バイポーラトランジスタ（ＢｉＴｒ）およびＭＯ
Ｓ（金属−絶縁層−半導体層積層型）電界効果トランジ
スタ（ＭＯＳＴｒ）を有する半導体装置の断面図であ
る。例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ- 型
半導体基板１０上に、１００Ω・ｃｍ程度の抵抗値を有
する不純物濃度が十分に低いｐ--型の第１エピタキシャ
ル半導体層１１が形成されている。上記の第１エピタキ
シャル半導体層１１上に、１Ω・ｃｍ程度の抵抗値を有
し、膜厚ｔ13が１μｍ程度であるｎ型の第２エピタキシ
ャル半導体層１３が形成されている。
【００２０】第２エピタキシャル半導体層１３に、第１
エピタキシャル半導体層１１に達するｐ+ 型層あるいは
ＳＴＩ（Shallow Trench Isolation）法などによるトレ
ンチ溝に埋め込まれた酸化シリコンなどからなる素子分
離層１４が形成されており、フォトダイオード（ＰＤ）
領域、バイポーラトランジスタ（ＢｉＴｒ）領域および
ＭＯＳトランジスタ（ＭＯＳＴｒ）領域がそれぞれ素子
分離されている。
エピタキシャル半導体層１１に達するｐ+ 型層あるいは
ＳＴＩ（Shallow Trench Isolation）法などによるトレ
ンチ溝に埋め込まれた酸化シリコンなどからなる素子分
離層１４が形成されており、フォトダイオード（ＰＤ）
領域、バイポーラトランジスタ（ＢｉＴｒ）領域および
ＭＯＳトランジスタ（ＭＯＳＴｒ）領域がそれぞれ素子
分離されている。
【００２１】上記のフォトダイオード（ＰＤ）領域にお
いて、第２エピタキシャル半導体層１３の表層部分にｐ
+ 型半導体層１６が形成されて、ｐｎ接合が形成されて
おり、ＰＩＮフォトダイオードが構成されている。上記
のＰＩＮフォトダイオードにおいて、第１エピタキシャ
ル半導体層１１と第２エピタキシャル半導体層１３の
間、および、第２エピタキシャル半導体層１３とｐ+ 型
半導体層１６の間に、所定の電圧が印加されたときに、
ｐ+ 型半導体層１６と第２エピタキシャル半導体層１３
との接合面Ｊ1 から延びる第１の空乏層Ｖ1 と、第２エ
ピタキシャル半導体層１３と第１エピタキシャル半導体
層１１との接合面Ｊ2 から延びる第２の空乏層Ｖ2 とが
面Ｓ12において接触する構成となっている。この場合、
例えば、第１エピタキシャル半導体層１１とｐ+ 型半導
体層１６に最低電位が印加される。ここで、空乏層Ｖは
ｎ側とｐ側でキャリア総数が等しくなるように拡がるの
で、キャリア濃度の低い半導体層側には、空乏層が広く
拡がることになる。
いて、第２エピタキシャル半導体層１３の表層部分にｐ
+ 型半導体層１６が形成されて、ｐｎ接合が形成されて
おり、ＰＩＮフォトダイオードが構成されている。上記
のＰＩＮフォトダイオードにおいて、第１エピタキシャ
ル半導体層１１と第２エピタキシャル半導体層１３の
間、および、第２エピタキシャル半導体層１３とｐ+ 型
半導体層１６の間に、所定の電圧が印加されたときに、
ｐ+ 型半導体層１６と第２エピタキシャル半導体層１３
との接合面Ｊ1 から延びる第１の空乏層Ｖ1 と、第２エ
ピタキシャル半導体層１３と第１エピタキシャル半導体
層１１との接合面Ｊ2 から延びる第２の空乏層Ｖ2 とが
面Ｓ12において接触する構成となっている。この場合、
例えば、第１エピタキシャル半導体層１１とｐ+ 型半導
体層１６に最低電位が印加される。ここで、空乏層Ｖは
ｎ側とｐ側でキャリア総数が等しくなるように拡がるの
で、キャリア濃度の低い半導体層側には、空乏層が広く
拡がることになる。
【００２２】また、バイポーラトランジスタ（ＢｉＴ
ｒ）領域およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域
においては、この領域に形成される素子の特性を向上さ
せるため、具体的には、トランジスタのラッチアップを
防止する目的で、第１エピタキシャル半導体層１１の表
層部分に、ｐ型不純物濃度が高められた領域１１ａが形
成されている。
ｒ）領域およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域
においては、この領域に形成される素子の特性を向上さ
せるため、具体的には、トランジスタのラッチアップを
防止する目的で、第１エピタキシャル半導体層１１の表
層部分に、ｐ型不純物濃度が高められた領域１１ａが形
成されている。
【００２３】上記のバイポーラトランジスタ（ＢｉＴ
ｒ）領域においては、第２エピタキシャル半導体層１３
をコレクタ領域とし、第１エピタキシャル半導体層１１
と第２エピタキシャル半導体層１３の界面部分にｎ+ 型
埋め込み層１２が形成され、第２エピタキシャル半導体
層１３表面からｎ+ 型埋め込み層１２に達するｎ+ 型プ
ラグ１５が形成されている。また、上記コレクタ領域と
なる第２エピタキシャル半導体層１３の表層部分に真性
ベース領域となるｐ- 型半導体層１７ａとベース取り出
し領域となるｐ+ 型半導体層１７ｂが形成されている。
また、上記真性ベース領域となるｐ- 型半導体層１７ａ
の表層部分にエミッタ領域となるｎ+ 型半導体層１８が
形成されている。上記のように、ｎｐｎ型バイポーラト
ランジスタが構成されている。
ｒ）領域においては、第２エピタキシャル半導体層１３
をコレクタ領域とし、第１エピタキシャル半導体層１１
と第２エピタキシャル半導体層１３の界面部分にｎ+ 型
埋め込み層１２が形成され、第２エピタキシャル半導体
層１３表面からｎ+ 型埋め込み層１２に達するｎ+ 型プ
ラグ１５が形成されている。また、上記コレクタ領域と
なる第２エピタキシャル半導体層１３の表層部分に真性
ベース領域となるｐ- 型半導体層１７ａとベース取り出
し領域となるｐ+ 型半導体層１７ｂが形成されている。
また、上記真性ベース領域となるｐ- 型半導体層１７ａ
の表層部分にエミッタ領域となるｎ+ 型半導体層１８が
形成されている。上記のように、ｎｐｎ型バイポーラト
ランジスタが構成されている。
【００２４】また、上記のＭＯＳトランジスタ（ＭＯＳ
Ｔｒ）領域においては、第２エピタキシャル半導体層１
３にチャネル形成領域を有し、チャネル形成領域の上層
にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上
層にゲート電極２１が形成され、ゲート電極２１の両側
部における第２エピタキシャル半導体層１３内において
上記チャネル形成領域に隣接してソース・ドレイン拡散
層（１９ａ，１９ｂ）領域が形成されて、ＭＯＳトラン
ジスタが構成されている。図面上には、ｐチャネルＭＯ
Ｓトランジスタのみが示されているが、さらに不図示の
ｎチャネルＭＯＳトランジスタを設けてＣＭＯＳ（相補
的ＭＯＳ）トランジスタ構造とすることもできる。
Ｔｒ）領域においては、第２エピタキシャル半導体層１
３にチャネル形成領域を有し、チャネル形成領域の上層
にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上
層にゲート電極２１が形成され、ゲート電極２１の両側
部における第２エピタキシャル半導体層１３内において
上記チャネル形成領域に隣接してソース・ドレイン拡散
層（１９ａ，１９ｂ）領域が形成されて、ＭＯＳトラン
ジスタが構成されている。図面上には、ｐチャネルＭＯ
Ｓトランジスタのみが示されているが、さらに不図示の
ｎチャネルＭＯＳトランジスタを設けてＣＭＯＳ（相補
的ＭＯＳ）トランジスタ構造とすることもできる。
【００２５】第２エピタキシャル半導体層１３の不純物
濃度は、バイポーラトランジスタおよびＭＯＳトランジ
スタなどのフォトダイオードを除く半導体素子の特性に
大きく影響を与えるので、これらのフォトダイオードを
除く半導体素子特性に合わせて設定される。
濃度は、バイポーラトランジスタおよびＭＯＳトランジ
スタなどのフォトダイオードを除く半導体素子の特性に
大きく影響を与えるので、これらのフォトダイオードを
除く半導体素子特性に合わせて設定される。
【００２６】一方で、第２エピタキシャル半導体層１３
の膜厚は、厚くなりすぎると上記のように第１空乏層Ｖ
1 と第２空乏層Ｖ2 が接触することができなくなってし
まう。このため、第１空乏層Ｖ1 と第２空乏層Ｖ2 が接
触可能な範囲内で適宜選択される。第１空乏層Ｖ1 と第
２空乏層Ｖ2 が接触するかどうかは、第１エピタキシャ
ル半導体層１１と第２エピタキシャル半導体層１３との
間、および、第２エピタキシャル半導体層１３とｐ+ 型
半導体層１６との間に印加される電圧にも依存するの
で、上記の膜厚は印加電圧に対応するように選択され
る。
の膜厚は、厚くなりすぎると上記のように第１空乏層Ｖ
1 と第２空乏層Ｖ2 が接触することができなくなってし
まう。このため、第１空乏層Ｖ1 と第２空乏層Ｖ2 が接
触可能な範囲内で適宜選択される。第１空乏層Ｖ1 と第
２空乏層Ｖ2 が接触するかどうかは、第１エピタキシャ
ル半導体層１１と第２エピタキシャル半導体層１３との
間、および、第２エピタキシャル半導体層１３とｐ+ 型
半導体層１６との間に印加される電圧にも依存するの
で、上記の膜厚は印加電圧に対応するように選択され
る。
【００２７】第１エピタキシャル半導体層１１は、特に
バイポーラトランジスタ（ＢｉＴｒ）領域およびＭＯＳ
トランジスタ（ＭＯＳＴｒ）領域においてｐ型不純物濃
度が高められた領域１１ａを設けた場合には、基本的に
バイポーラトランジスタおよびＭＯＳトランジスタなど
のフォトダイオードを除く半導体素子の特性に影響を与
えない。従って、第１エピタキシャル半導体層１１の不
純物濃度はバイポーラトランジスタに関係なく自由に設
定可能となり、フォトダイオードに最適に設定できるの
で、第１エピタキシャル半導体層１１の不純物濃度を十
分低く設定することができ、これにより、第２エピタキ
シャル半導体層１３と第１エピタキシャル半導体層１１
の接合面Ｊ2 から第１エピタキシャル半導体層１１側に
延びる空乏層を十分に広げて、フォトダイオードの特性
の向上を図ることができる。例えば、第１エピタキシャ
ル半導体層１１を１００Ω・ｃｍ以上とすることが好ま
しい。第１エピタキシャル半導体層１１の膜厚は特に制
限はないが、第２空乏層Ｖ2の広がる範囲よりも厚く形
成する必要がある。
バイポーラトランジスタ（ＢｉＴｒ）領域およびＭＯＳ
トランジスタ（ＭＯＳＴｒ）領域においてｐ型不純物濃
度が高められた領域１１ａを設けた場合には、基本的に
バイポーラトランジスタおよびＭＯＳトランジスタなど
のフォトダイオードを除く半導体素子の特性に影響を与
えない。従って、第１エピタキシャル半導体層１１の不
純物濃度はバイポーラトランジスタに関係なく自由に設
定可能となり、フォトダイオードに最適に設定できるの
で、第１エピタキシャル半導体層１１の不純物濃度を十
分低く設定することができ、これにより、第２エピタキ
シャル半導体層１３と第１エピタキシャル半導体層１１
の接合面Ｊ2 から第１エピタキシャル半導体層１１側に
延びる空乏層を十分に広げて、フォトダイオードの特性
の向上を図ることができる。例えば、第１エピタキシャ
ル半導体層１１を１００Ω・ｃｍ以上とすることが好ま
しい。第１エピタキシャル半導体層１１の膜厚は特に制
限はないが、第２空乏層Ｖ2の広がる範囲よりも厚く形
成する必要がある。
【００２８】上記の本実施形態の半導体装置は、バイポ
ーラトランジスタや相補的トランジスタを含む電界効果
トランジスタなど、その他の半導体素子の特性を確保し
つつ、ＰＩＮフォトダイオードなどのフォトダイオード
の特性を向上させることができる。上記の本実施形態の
半導体装置においては、ｎ型不純物とｐ型不純物を入れ
替えて構成しても同様の効果を得ることができる。
ーラトランジスタや相補的トランジスタを含む電界効果
トランジスタなど、その他の半導体素子の特性を確保し
つつ、ＰＩＮフォトダイオードなどのフォトダイオード
の特性を向上させることができる。上記の本実施形態の
半導体装置においては、ｎ型不純物とｐ型不純物を入れ
替えて構成しても同様の効果を得ることができる。
【００２９】次に、本実施形態に係る半導体装置の製造
方法について説明する。まず、図２（ａ）に示すように
うに、例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ-
型半導体基板１０上に、エピタキシャル成長法により、
１００Ω・ｃｍ程度の抵抗値を有する不純物濃度が十分
に低いｐ--型の第１エピタキシャル半導体層１１を形成
する。次に、バイポーラトランジスタ（ＢｉＴｒ）領域
およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域を開口す
るパターンの不図示のレジスト膜をパターン形成し、ホ
ウ素などのｐ型不純物をイオン注入して、不純物拡散の
ための熱処理を施し、第１エピタキシャル半導体層１１
の表層部分にｐ型不純物濃度が高められた領域１１ａを
形成する。この時点では、素子を形成するための不純物
が導入されていないので、上記熱処理は素子特性に影響
を与えない。次に、ｎ+ 型埋め込み層を形成する領域を
開口するパターンのレジスト膜Ｒをパターン形成し、リ
ンなどのｎ型不純物１２ａを第１エピタキシャル半導体
層１１の表層部分にイオン注入して導入する。
方法について説明する。まず、図２（ａ）に示すように
うに、例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ-
型半導体基板１０上に、エピタキシャル成長法により、
１００Ω・ｃｍ程度の抵抗値を有する不純物濃度が十分
に低いｐ--型の第１エピタキシャル半導体層１１を形成
する。次に、バイポーラトランジスタ（ＢｉＴｒ）領域
およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域を開口す
るパターンの不図示のレジスト膜をパターン形成し、ホ
ウ素などのｐ型不純物をイオン注入して、不純物拡散の
ための熱処理を施し、第１エピタキシャル半導体層１１
の表層部分にｐ型不純物濃度が高められた領域１１ａを
形成する。この時点では、素子を形成するための不純物
が導入されていないので、上記熱処理は素子特性に影響
を与えない。次に、ｎ+ 型埋め込み層を形成する領域を
開口するパターンのレジスト膜Ｒをパターン形成し、リ
ンなどのｎ型不純物１２ａを第１エピタキシャル半導体
層１１の表層部分にイオン注入して導入する。
【００３０】次に、図２（ｂ）に示すように、第１エピ
タキシャル半導体層１１上に、エピタキシャル成長法に
より、１Ω・ｃｍ程度の抵抗値を有し、膜厚が１μｍ程
度であるｎ型の第２エピタキシャル半導体層１３を形成
する。
タキシャル半導体層１１上に、エピタキシャル成長法に
より、１Ω・ｃｍ程度の抵抗値を有し、膜厚が１μｍ程
度であるｎ型の第２エピタキシャル半導体層１３を形成
する。
【００３１】次に、図３（ｃ）に示すように、熱処理を
施して、ｎ+ 型埋め込み層を形成するために導入したｎ
型不純物１２ａを第１エピタキシャル半導体層１１と第
２エピタキシャル半導体層１３の双方に拡散させ、第１
エピタキシャル半導体層１１と第２エピタキシャル半導
体層１３の界面部分に両層にかかるｎ+ 型埋め込み層１
２を形成する。
施して、ｎ+ 型埋め込み層を形成するために導入したｎ
型不純物１２ａを第１エピタキシャル半導体層１１と第
２エピタキシャル半導体層１３の双方に拡散させ、第１
エピタキシャル半導体層１１と第２エピタキシャル半導
体層１３の界面部分に両層にかかるｎ+ 型埋め込み層１
２を形成する。
【００３２】次に、図３（ｄ）に示すように、第２エピ
タキシャル半導体層１３上に素子分離領域を開口する不
図示のレジスト膜をパターン形成した後に、ｐ型不純物
をイオン注入して第１エピタキシャル半導体層１１に達
するｐ+ 型層を形成して、あるいは、ＳＴＩ（Shallow
Trench Isolation）法などによるトレンチ溝に酸化シリ
コン層などの絶縁膜を埋め込んで、素子分離層１４を形
成する。これにより、フォトダイオード（ＰＤ）領域Ａ
Ｒa 、バイポーラトランジスタ（ＢｉＴｒ）領域ＡＲb
およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域ＡＲc が
それぞれ素子分離される。さらに、バイポーラトランジ
スタ（ＢｉＴｒ）領域において、ｎ+ 型埋め込み層１２
に達するｎ+ 型プラグ１５を形成する。
タキシャル半導体層１３上に素子分離領域を開口する不
図示のレジスト膜をパターン形成した後に、ｐ型不純物
をイオン注入して第１エピタキシャル半導体層１１に達
するｐ+ 型層を形成して、あるいは、ＳＴＩ（Shallow
Trench Isolation）法などによるトレンチ溝に酸化シリ
コン層などの絶縁膜を埋め込んで、素子分離層１４を形
成する。これにより、フォトダイオード（ＰＤ）領域Ａ
Ｒa 、バイポーラトランジスタ（ＢｉＴｒ）領域ＡＲb
およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域ＡＲc が
それぞれ素子分離される。さらに、バイポーラトランジ
スタ（ＢｉＴｒ）領域において、ｎ+ 型埋め込み層１２
に達するｎ+ 型プラグ１５を形成する。
【００３３】以降の工程としては、上記のフォトダイオ
ード（ＰＤ）領域において第２エピタキシャル半導体層
１３の表層部分にｐ+ 型半導体層１６を形成し、また、
バイポーラトランジスタ（ＢｉＴｒ）領域においては、
ｐ- 型半導体層１７ａ、ｐ+型半導体層１７ｂおよびｎ+
型半導体層１８を形成し、さらにＭＯＳトランジスタ
（ＭＯＳＴｒ）領域においては、ゲート絶縁膜２０、ゲ
ート電極２１およびソース・ドレイン拡散層（１９ａ，
１９ｂ）を形成し、図１に示す半導体装置を製造するこ
とができる。
ード（ＰＤ）領域において第２エピタキシャル半導体層
１３の表層部分にｐ+ 型半導体層１６を形成し、また、
バイポーラトランジスタ（ＢｉＴｒ）領域においては、
ｐ- 型半導体層１７ａ、ｐ+型半導体層１７ｂおよびｎ+
型半導体層１８を形成し、さらにＭＯＳトランジスタ
（ＭＯＳＴｒ）領域においては、ゲート絶縁膜２０、ゲ
ート電極２１およびソース・ドレイン拡散層（１９ａ，
１９ｂ）を形成し、図１に示す半導体装置を製造するこ
とができる。
【００３４】上記の本実施形態の半導体装置の製造方法
によれば、通常のバイポーラトランジスタプロセスやＭ
ＯＳトランジスタプロセスに条件などの変更を必要とす
ることなく、バイポーラトランジスタや相補的トランジ
スタを含む電界効果トランジスタなど、その他の半導体
素子の特性を確保しつつ、ＰＩＮフォトダイオードなど
のフォトダイオードの特性を向上させる半導体装置を製
造できる。
によれば、通常のバイポーラトランジスタプロセスやＭ
ＯＳトランジスタプロセスに条件などの変更を必要とす
ることなく、バイポーラトランジスタや相補的トランジ
スタを含む電界効果トランジスタなど、その他の半導体
素子の特性を確保しつつ、ＰＩＮフォトダイオードなど
のフォトダイオードの特性を向上させる半導体装置を製
造できる。
【００３５】第２実施形態 図４は、本実施形態に係るＰＩＮフォトダイオード（Ｐ
Ｄ）、バイポーラトランジスタ（ＢｉＴｒ）およびＭＯ
Ｓ（金属−絶縁層−半導体層積層型）電界効果トランジ
スタ（ＭＯＳＴｒ）を有する半導体装置の断面図であ
る。実質的に第１実施形態と同様な構造であるが、第１
実施形態におけるｐ- 型半導体基板１０と第１エピタキ
シャル半導体層１１が、例えば５０Ω・ｃｍ程度の抵抗
値を有するｐ--型半導体基板１０として一体に提供さ
れ、その上層に、１Ω・ｃｍ程度の抵抗値を有し、膜厚
ｔ13a が１μｍ程度であるｎ型のエピタキシャル半導体
層１３ａが形成されていることが異なる。
Ｄ）、バイポーラトランジスタ（ＢｉＴｒ）およびＭＯ
Ｓ（金属−絶縁層−半導体層積層型）電界効果トランジ
スタ（ＭＯＳＴｒ）を有する半導体装置の断面図であ
る。実質的に第１実施形態と同様な構造であるが、第１
実施形態におけるｐ- 型半導体基板１０と第１エピタキ
シャル半導体層１１が、例えば５０Ω・ｃｍ程度の抵抗
値を有するｐ--型半導体基板１０として一体に提供さ
れ、その上層に、１Ω・ｃｍ程度の抵抗値を有し、膜厚
ｔ13a が１μｍ程度であるｎ型のエピタキシャル半導体
層１３ａが形成されていることが異なる。
【００３６】フォトダイオード（ＰＤ）領域において、
ｎ型エピタキシャル半導体層１３ａの表層部分にｐ+ 型
半導体層１６が形成されて、ｐｎ接合が形成されてお
り、ＰＩＮフォトダイオードが構成されている。上記の
ＰＩＮフォトダイオードにおいて、ｐ--型半導体基板１
０とエピタキシャル半導体層１３ａの間、および、エピ
タキシャル半導体層１３ａとｐ+ 型半導体層１６の間
に、所定の電圧が印加されたときに、ｐ+ 型半導体層１
６とエピタキシャル半導体層１３ａとの接合面Ｊ1 から
延びる第１の空乏層Ｖ1 と、エピタキシャル半導体層１
３ａとｐ--型半導体基板１０との接合面Ｊ2 から延びる
第２の空乏層Ｖ2 とが面Ｓ12において接触する構成とな
っている。
ｎ型エピタキシャル半導体層１３ａの表層部分にｐ+ 型
半導体層１６が形成されて、ｐｎ接合が形成されてお
り、ＰＩＮフォトダイオードが構成されている。上記の
ＰＩＮフォトダイオードにおいて、ｐ--型半導体基板１
０とエピタキシャル半導体層１３ａの間、および、エピ
タキシャル半導体層１３ａとｐ+ 型半導体層１６の間
に、所定の電圧が印加されたときに、ｐ+ 型半導体層１
６とエピタキシャル半導体層１３ａとの接合面Ｊ1 から
延びる第１の空乏層Ｖ1 と、エピタキシャル半導体層１
３ａとｐ--型半導体基板１０との接合面Ｊ2 から延びる
第２の空乏層Ｖ2 とが面Ｓ12において接触する構成とな
っている。
【００３７】上記以外の素子分離層１４や、バイポーラ
トランジスタ（ＢｉＴｒ）およびＭＯＳトランジスタ
（ＭＯＳＴｒ）の構成は、第１実施形態と同様である。
但し、第１実施形態において設けられたｐ型不純物濃度
が高められた領域１１ａは、本実施形態においては、バ
イポーラトランジスタ（ＢｉＴｒ）領域およびＭＯＳト
ランジスタ（ＭＯＳＴｒ）領域におけるｐ--型半導体基
板１０の表層部分に設けられたｐ型不純物濃度が高めら
れた領域１０ａとなっている。
トランジスタ（ＢｉＴｒ）およびＭＯＳトランジスタ
（ＭＯＳＴｒ）の構成は、第１実施形態と同様である。
但し、第１実施形態において設けられたｐ型不純物濃度
が高められた領域１１ａは、本実施形態においては、バ
イポーラトランジスタ（ＢｉＴｒ）領域およびＭＯＳト
ランジスタ（ＭＯＳＴｒ）領域におけるｐ--型半導体基
板１０の表層部分に設けられたｐ型不純物濃度が高めら
れた領域１０ａとなっている。
【００３８】第１実施形態と同様に、エピタキシャル半
導体層１３ａの不純物濃度はフォトダイオードを除く半
導体素子特性に合わせて設定される。一方で、エピタキ
シャル半導体層１３ａの膜厚は、厚くなりすぎると上記
のように第１空乏層Ｖ1 と第２空乏層Ｖ2 が接触できな
くなるので、印加電圧とともに第１空乏層Ｖ1 と第２空
乏層Ｖ2 とが接触可能な範囲内で適宜選択される。
導体層１３ａの不純物濃度はフォトダイオードを除く半
導体素子特性に合わせて設定される。一方で、エピタキ
シャル半導体層１３ａの膜厚は、厚くなりすぎると上記
のように第１空乏層Ｖ1 と第２空乏層Ｖ2 が接触できな
くなるので、印加電圧とともに第１空乏層Ｖ1 と第２空
乏層Ｖ2 とが接触可能な範囲内で適宜選択される。
【００３９】ｐ--型半導体基板１０は、基本的にバイポ
ーラトランジスタおよびＭＯＳトランジスタなどのフォ
トダイオードを除く半導体素子の特性に影響を与えない
ので、その不純物濃度はバイポーラトランジスタに関係
なく自由に設定可能となり、例えば５０Ω・ｃｍ程度と
することで、エピタキシャル半導体層１３ａとｐ--型半
導体基板１０の接合面Ｊ2 からｐ--型半導体基板１０側
に延びる空乏層を十分に広げて、フォトダイオードの特
性の向上を図ることができる。
ーラトランジスタおよびＭＯＳトランジスタなどのフォ
トダイオードを除く半導体素子の特性に影響を与えない
ので、その不純物濃度はバイポーラトランジスタに関係
なく自由に設定可能となり、例えば５０Ω・ｃｍ程度と
することで、エピタキシャル半導体層１３ａとｐ--型半
導体基板１０の接合面Ｊ2 からｐ--型半導体基板１０側
に延びる空乏層を十分に広げて、フォトダイオードの特
性の向上を図ることができる。
【００４０】上記の本実施形態の半導体装置は、バイポ
ーラトランジスタや相補的トランジスタを含む電界効果
トランジスタなど、その他の半導体素子の特性を確保し
つつ、ＰＩＮフォトダイオードなどのフォトダイオード
の特性を向上させることができる。上記の本実施形態の
半導体装置においては、ｎ型不純物とｐ型不純物を入れ
替えて構成しても同様の効果を得ることができる。
ーラトランジスタや相補的トランジスタを含む電界効果
トランジスタなど、その他の半導体素子の特性を確保し
つつ、ＰＩＮフォトダイオードなどのフォトダイオード
の特性を向上させることができる。上記の本実施形態の
半導体装置においては、ｎ型不純物とｐ型不純物を入れ
替えて構成しても同様の効果を得ることができる。
【００４１】上記の本実施形態のＰＩＮフォトダイオー
ドを有する半導体装置は、例えば７８０ｎｍや６５０ｎ
ｍの波長の光を受光することが可能であり、ＣＤやＤＶ
Ｄなどの光ディスク装置に内蔵される光学ピックアップ
装置用の受光素子を組み込んだ半導体装置などとして、
広く用いることが可能である。
ドを有する半導体装置は、例えば７８０ｎｍや６５０ｎ
ｍの波長の光を受光することが可能であり、ＣＤやＤＶ
Ｄなどの光ディスク装置に内蔵される光学ピックアップ
装置用の受光素子を組み込んだ半導体装置などとして、
広く用いることが可能である。
【００４２】本発明は、上記の実施の形態に限定されな
い。例えば、本発明の半導体装置におけるフォトダイオ
ードは、ＰＩＮフォトダイオードだけでなく、フォトダ
イオード全般に適用可能である。また、上記の実施形態
においてｐ型不純物とｎ型不純物を入れ替えて構成する
ことが可能である。また、例えば、第１実施形態におけ
る第１エピタキシャル半導体層、第２エピタキシャル半
導体層の不純物濃度（抵抗値）や膜厚、あるいは第２実
施形態におけるエピタキシャル半導体層の不純物濃度
（抵抗値）や膜厚は、フォトダイオードを除く半導体素
子の特性や、フォトダイオードの第２空乏層の広がりか
たの設計などに応じて適宜変更可能である。この他、本
発明の要旨を逸脱しない範囲で種々の変更を行うことが
できる。
い。例えば、本発明の半導体装置におけるフォトダイオ
ードは、ＰＩＮフォトダイオードだけでなく、フォトダ
イオード全般に適用可能である。また、上記の実施形態
においてｐ型不純物とｎ型不純物を入れ替えて構成する
ことが可能である。また、例えば、第１実施形態におけ
る第１エピタキシャル半導体層、第２エピタキシャル半
導体層の不純物濃度（抵抗値）や膜厚、あるいは第２実
施形態におけるエピタキシャル半導体層の不純物濃度
（抵抗値）や膜厚は、フォトダイオードを除く半導体素
子の特性や、フォトダイオードの第２空乏層の広がりか
たの設計などに応じて適宜変更可能である。この他、本
発明の要旨を逸脱しない範囲で種々の変更を行うことが
できる。
【００４３】
【発明の効果】本発明の半導体装置は、バイポーラトラ
ンジスタや相補的トランジスタを含む電界効果トランジ
スタなど、その他の半導体素子の特性を確保しつつ、Ｐ
ＩＮフォトダイオードなどのフォトダイオードの特性を
向上させることができる。
ンジスタや相補的トランジスタを含む電界効果トランジ
スタなど、その他の半導体素子の特性を確保しつつ、Ｐ
ＩＮフォトダイオードなどのフォトダイオードの特性を
向上させることができる。
【図１】図１は第１実施形態に係る半導体装置の断面図
である。
である。
【図２】図２は第１実施形態に係る半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）はｎ+ 型埋め
込み層を形成するための不純物導入工程まで、（ｂ）は
第２のエピタキシャル半導体層の形成工程までを示す。
法の製造工程を示す断面図であり、（ａ）はｎ+ 型埋め
込み層を形成するための不純物導入工程まで、（ｂ）は
第２のエピタキシャル半導体層の形成工程までを示す。
【図３】図３は図２の続きの工程を示し、（ｃ）はｎ+
型埋め込み層の拡散工程まで、（ｄ）は素子分離層およ
びｎ+ 型プラグの形成工程までを示す。
型埋め込み層の拡散工程まで、（ｄ）は素子分離層およ
びｎ+ 型プラグの形成工程までを示す。
【図４】図４は第２実施形態に係る半導体装置の断面図
である。
である。
【図５】図５は従来例に係る半導体装置の断面図であ
る。
る。
１０…半導体基板、１１…第１エピタキシャル半導体
層、１０ａ，１１ａ…ｐ型不純物濃度が高められた領
域、１２…ｎ+ 型埋め込み層、１３…第２エピタキシャ
ル半導体層、１３ａ…エピタキシャル半導体層、１４…
素子分離層、１５…ｎ+ 型プラグ、１６…ｐ+ 型半導体
層、１７ａ…ｐ- 型半導体層、１７ｂ…ｐ+型半導体
層、１８…ｎ+ 型半導体層、１９ａ，１９ｂ…ソース・
ドレイン拡散層、２０…ゲート絶縁膜、２１…ゲート電
極、Ｖ，Ｖ1 ，Ｖ2 …空乏層、Ｊ，Ｊ1，Ｊ2 …接合
面、Ｓ12…空乏層接触面。
層、１０ａ，１１ａ…ｐ型不純物濃度が高められた領
域、１２…ｎ+ 型埋め込み層、１３…第２エピタキシャ
ル半導体層、１３ａ…エピタキシャル半導体層、１４…
素子分離層、１５…ｎ+ 型プラグ、１６…ｐ+ 型半導体
層、１７ａ…ｐ- 型半導体層、１７ｂ…ｐ+型半導体
層、１８…ｎ+ 型半導体層、１９ａ，１９ｂ…ソース・
ドレイン拡散層、２０…ゲート絶縁膜、２１…ゲート電
極、Ｖ，Ｖ1 ，Ｖ2 …空乏層、Ｊ，Ｊ1，Ｊ2 …接合
面、Ｓ12…空乏層接触面。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 31/10 Ａ Ｆターム(参考） 4M118 AA10 AB02 AB10 BA06 CA05 5F048 AC05 AC07 AC10 BA05 BA06 BA12 BG14 CA03 CA04 5F049 MA04 MB02 MB03 NA20 NB08 QA03 RA06 UA20 5F082 AA06 AA11 AA40 BA02 BA50 BC09 BC11 GA03
Claims (6)
- 【請求項１】フォトダイオードとバイポーラトランジス
タとを有する半導体装置であって、 第１導電型の第１の半導体層と、 上記第１の半導体層上に形成された第２導電型の第２の
半導体層と、 上記第２の半導体層の主面から上記第１の半導体層に達
するように形成されてフォトダイオード形成領域とバイ
ポーラトランジスタ形成領域とをそれぞれ区画するため
の素子分離領域と、 上記フォトダイオード形成領域において上記第２の半導
体層の主面に形成された第１導電型の第１の半導体領域
と、 上記バイポーラトランジスタ形成領域において上記第２
の半導体層の主面に形成されたバイポーラトランジスタ
と、 を有し、上記フォトダイオード形成領域において、上記
第１の半導体層と上記第２の半導体層との界面から延び
る空乏層と上記第２の半導体層と上記第１の半導体領域
との界面から延びる空乏層とが上記第２の半導体層にお
いて接触するように上記第１の半導体層、上記第２の半
導体層および上記第１の半導体領域にそれぞれ電圧が印
加される半導体装置。 - 【請求項２】上記第１の半導体層が５０Ω・ｃｍ以上の
抵抗値を有する請求項１に記載の半導体装置。 - 【請求項３】上記第１の半導体層が１００Ω・ｃｍ以上
の抵抗値を有する請求項１に記載の半導体装置。 - 【請求項４】上記第１の半導体層および上記第２の半導
体層がエピタキシャル半導体層である請求項１、２また
は３に記載の半導体装置。 - 【請求項５】上記フォトダイオード形成領域以外の上記
第１の半導体層の上記第２の半導体層との界面領域の不
純物濃度がその他の領域よりも高い請求項１、２、３ま
たは４に記載の半導体装置。 - 【請求項６】上記第２の半導体層の主面から上記第１の
半導体層に達するように形成された素子分離領域で区画
された電界効果トランジスタ形成領域を有し、当該電界
効果トランジスタ形成領域に電界効果トランジスタが形
成されている請求項１、２、３、４または５に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000338016A JP2002141419A (ja) | 2000-11-06 | 2000-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000338016A JP2002141419A (ja) | 2000-11-06 | 2000-11-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002141419A true JP2002141419A (ja) | 2002-05-17 |
Family
ID=18813303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000338016A Pending JP2002141419A (ja) | 2000-11-06 | 2000-11-06 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2002141419A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8003475B2 (en) | 2002-10-28 | 2011-08-23 | Infineon Technologies Ag | Method for fabricating a transistor structure |
| JP2011171546A (ja) * | 2010-02-19 | 2011-09-01 | Victor Co Of Japan Ltd | 受光素子 |
| WO2019189700A1 (ja) * | 2018-03-30 | 2019-10-03 | パナソニックＩｐマネジメント株式会社 | 光検出器 |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660054A (en) * | 1979-10-19 | 1981-05-23 | Toshiba Corp | Semiconductor integrated circuit |
| JPS61220480A (ja) * | 1985-03-27 | 1986-09-30 | Toshiba Corp | 半導体受光装置 |
| JPH01181560A (ja) * | 1988-01-12 | 1989-07-19 | Sharp Corp | 半導体受光素子 |
| JPH02260657A (ja) * | 1989-03-31 | 1990-10-23 | Sharp Corp | 回路内蔵受光素子の製造方法 |
| JPH03203266A (ja) * | 1989-12-28 | 1991-09-04 | Hamamatsu Photonics Kk | 半導体装置 |
| JPH05145051A (ja) * | 1991-11-18 | 1993-06-11 | Sanyo Electric Co Ltd | 光半導体装置 |
| JPH05275669A (ja) * | 1992-01-07 | 1993-10-22 | Sharp Corp | 回路内蔵受光素子の製造方法 |
| JPH05326907A (ja) * | 1992-05-25 | 1993-12-10 | Sanyo Electric Co Ltd | 光半導体装置 |
| JPH06140659A (ja) * | 1992-10-29 | 1994-05-20 | Matsushita Electron Corp | 光半導体装置 |
| JPH0918048A (ja) * | 1995-06-28 | 1997-01-17 | Olympus Optical Co Ltd | 光電変換素子及びその製造方法 |
| JPH09148617A (ja) * | 1995-11-27 | 1997-06-06 | Sanyo Electric Co Ltd | 光半導体装置 |
| JPH09219534A (ja) * | 1995-12-06 | 1997-08-19 | Sony Corp | 受光素子、光ピツクアツプ及び半導体装置製造方法 |
| JPH09331080A (ja) * | 1996-06-12 | 1997-12-22 | Sony Corp | 受光素子を含む半導体装置およびその製造方法 |
| JPH1012852A (ja) * | 1996-06-24 | 1998-01-16 | Sanyo Electric Co Ltd | 光半導体集積回路 |
| JPH10209411A (ja) * | 1997-01-20 | 1998-08-07 | Sony Corp | 半導体装置とその製造方法 |
-
2000
- 2000-11-06 JP JP2000338016A patent/JP2002141419A/ja active Pending
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660054A (en) * | 1979-10-19 | 1981-05-23 | Toshiba Corp | Semiconductor integrated circuit |
| JPS61220480A (ja) * | 1985-03-27 | 1986-09-30 | Toshiba Corp | 半導体受光装置 |
| JPH01181560A (ja) * | 1988-01-12 | 1989-07-19 | Sharp Corp | 半導体受光素子 |
| JPH02260657A (ja) * | 1989-03-31 | 1990-10-23 | Sharp Corp | 回路内蔵受光素子の製造方法 |
| JPH03203266A (ja) * | 1989-12-28 | 1991-09-04 | Hamamatsu Photonics Kk | 半導体装置 |
| JPH05145051A (ja) * | 1991-11-18 | 1993-06-11 | Sanyo Electric Co Ltd | 光半導体装置 |
| JPH05275669A (ja) * | 1992-01-07 | 1993-10-22 | Sharp Corp | 回路内蔵受光素子の製造方法 |
| JPH05326907A (ja) * | 1992-05-25 | 1993-12-10 | Sanyo Electric Co Ltd | 光半導体装置 |
| JPH06140659A (ja) * | 1992-10-29 | 1994-05-20 | Matsushita Electron Corp | 光半導体装置 |
| JPH0918048A (ja) * | 1995-06-28 | 1997-01-17 | Olympus Optical Co Ltd | 光電変換素子及びその製造方法 |
| JPH09148617A (ja) * | 1995-11-27 | 1997-06-06 | Sanyo Electric Co Ltd | 光半導体装置 |
| JPH09219534A (ja) * | 1995-12-06 | 1997-08-19 | Sony Corp | 受光素子、光ピツクアツプ及び半導体装置製造方法 |
| JPH09331080A (ja) * | 1996-06-12 | 1997-12-22 | Sony Corp | 受光素子を含む半導体装置およびその製造方法 |
| JPH1012852A (ja) * | 1996-06-24 | 1998-01-16 | Sanyo Electric Co Ltd | 光半導体集積回路 |
| JPH10209411A (ja) * | 1997-01-20 | 1998-08-07 | Sony Corp | 半導体装置とその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8003475B2 (en) | 2002-10-28 | 2011-08-23 | Infineon Technologies Ag | Method for fabricating a transistor structure |
| JP2011171546A (ja) * | 2010-02-19 | 2011-09-01 | Victor Co Of Japan Ltd | 受光素子 |
| WO2019189700A1 (ja) * | 2018-03-30 | 2019-10-03 | パナソニックＩｐマネジメント株式会社 | 光検出器 |
| JPWO2019189700A1 (ja) * | 2018-03-30 | 2021-04-30 | パナソニックＩｐマネジメント株式会社 | 光検出器 |
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