JPH05275669A - 回路内蔵受光素子の製造方法 - Google Patents
回路内蔵受光素子の製造方法Info
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- JPH05275669A JPH05275669A JP4000684A JP68492A JPH05275669A JP H05275669 A JPH05275669 A JP H05275669A JP 4000684 A JP4000684 A JP 4000684A JP 68492 A JP68492 A JP 68492A JP H05275669 A JPH05275669 A JP H05275669A
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Abstract
(57)【要約】
【目的】 回路内蔵受光素子の応答速度を高速にする。
【構成】 半導体基板１の上に積層するＰ型埋め込み拡
散層１３を形成するとき、不純物イオン注入量ｄを 【数９】３×１０12≦ｄ≦１×１０15 （単位ｉｏｎｓ
／ｃｍ2 ） とし、高比抵抗エピタキシャル層８および１０の膜厚ｔ
と信号処理回路の入力インピーダンスＺinとの関係を 【数１０】１０≦ｔ≦０．０１×Ｚin＋１５ （単位μ
ｍ） とする。
散層１３を形成するとき、不純物イオン注入量ｄを 【数９】３×１０12≦ｄ≦１×１０15 （単位ｉｏｎｓ
／ｃｍ2 ） とし、高比抵抗エピタキシャル層８および１０の膜厚ｔ
と信号処理回路の入力インピーダンスＺinとの関係を 【数１０】１０≦ｔ≦０．０１×Ｚin＋１５ （単位μ
ｍ） とする。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理回路を内蔵し
た受光素子の製造方法の改良に関するもので、受光素子
の光感度を増し、かつ応答速度を高速化するとともに、
安定して製造できる構造を提供する製造方法に関するも
のである。
た受光素子の製造方法の改良に関するもので、受光素子
の光感度を増し、かつ応答速度を高速化するとともに、
安定して製造できる構造を提供する製造方法に関するも
のである。
【０００２】
【従来の技術】回路内蔵受光素子は、光センサ，フォト
カプラ等に広く用いられている。
カプラ等に広く用いられている。
【０００３】図１０は、従来の一般的な回路内蔵受光素
子の構造の一例の断面図である。同図において、たとえ
ばＰ型の半導体基板１上に、受光素子であるフォトダイ
オードＡと、信号処理回路素子であるたとえばＮＰＮト
ランジスタＢとが形成されている。フォトダイオードＡ
は半導体基板１に埋込まれたＮ型埋め込み拡散層２、そ
の上に成長させたＮ型エピタキシャル層４、その表面の
Ｐ型拡散層６（フォトダイオードのアノード）およびＮ
型埋め込み拡散層２から表面に達するカソード補償拡散
層５等から構成される。ＮＰＮトランジスタＢは、半導
体基板１に埋込まれたＮ型埋め込み拡散層２−１、その
上に成長させたＮ型エピタキシャル層４−１、その表面
のＰ型拡散層６−１（ベース）、その中のＮ型拡散層７
（エミッタ）およびＮ型埋め込み拡散層２−１から表面
に達するコレクタ補償拡散層５−１等から構成されてい
る。フォトダイオードＡ，ＮＰＮトランジスタＢ，その
他回路素子等との間は、素子間分離Ｐ型拡散層３，３，
…によって分離される。
子の構造の一例の断面図である。同図において、たとえ
ばＰ型の半導体基板１上に、受光素子であるフォトダイ
オードＡと、信号処理回路素子であるたとえばＮＰＮト
ランジスタＢとが形成されている。フォトダイオードＡ
は半導体基板１に埋込まれたＮ型埋め込み拡散層２、そ
の上に成長させたＮ型エピタキシャル層４、その表面の
Ｐ型拡散層６（フォトダイオードのアノード）およびＮ
型埋め込み拡散層２から表面に達するカソード補償拡散
層５等から構成される。ＮＰＮトランジスタＢは、半導
体基板１に埋込まれたＮ型埋め込み拡散層２−１、その
上に成長させたＮ型エピタキシャル層４−１、その表面
のＰ型拡散層６−１（ベース）、その中のＮ型拡散層７
（エミッタ）およびＮ型埋め込み拡散層２−１から表面
に達するコレクタ補償拡散層５−１等から構成されてい
る。フォトダイオードＡ，ＮＰＮトランジスタＢ，その
他回路素子等との間は、素子間分離Ｐ型拡散層３，３，
…によって分離される。
【０００４】ところで、最近、データ伝送の高速化、Ｓ
／Ｎ比向上等の要求から、回路内蔵受光素子の高光感度
化、応答速度の高速化が望まれている。
／Ｎ比向上等の要求から、回路内蔵受光素子の高光感度
化、応答速度の高速化が望まれている。
【０００５】しかし、前述の図１０のような従来の構造
では、下記に示すような理由で、高光感度化と応答速度
高速化を同時に実現することはできなかった。
では、下記に示すような理由で、高光感度化と応答速度
高速化を同時に実現することはできなかった。
【０００６】すなわち、図１０の構造では、フォトダイ
オードＡのＮ型エピタキシャル層４およびＮＰＮトラン
ジスタＢのＮ型エピタキシャル層４−１の厚さは同一に
なっている。
オードＡのＮ型エピタキシャル層４およびＮＰＮトラン
ジスタＢのＮ型エピタキシャル層４−１の厚さは同一に
なっている。
【０００７】光感度を上げるには、フォトダイオードＡ
のＮ型エピタキシャル層４の厚さを、信号用として使用
する光の波長に応じて十分厚くする必要がある。しか
し、Ｎ型エピタキシャル層４の比抵抗は、ＮＰＮトラン
ジスタＢのＮ型エピタキシャル層４−１と共通であるた
め、数Ωｃｍ程度であり、Ｎ型エピタキシャル層４中に
空乏層化しない部分がかなり厚く残ってしまい、この部
分を発生した光キャリアが拡散により走行する時間が長
くなり、応答速度の高速化を妨げる。また、Ｎ型エピタ
キシャル層４の厚さを厚くすると、ＮＰＮトランジスタ
ＢのＮ型エピタキシャル層４−１の厚さも厚くなり、Ｎ
ＰＮトランジスタのコレクタ抵抗増大をまねき、応答速
度高速化の障害となる。
のＮ型エピタキシャル層４の厚さを、信号用として使用
する光の波長に応じて十分厚くする必要がある。しか
し、Ｎ型エピタキシャル層４の比抵抗は、ＮＰＮトラン
ジスタＢのＮ型エピタキシャル層４−１と共通であるた
め、数Ωｃｍ程度であり、Ｎ型エピタキシャル層４中に
空乏層化しない部分がかなり厚く残ってしまい、この部
分を発生した光キャリアが拡散により走行する時間が長
くなり、応答速度の高速化を妨げる。また、Ｎ型エピタ
キシャル層４の厚さを厚くすると、ＮＰＮトランジスタ
ＢのＮ型エピタキシャル層４−１の厚さも厚くなり、Ｎ
ＰＮトランジスタのコレクタ抵抗増大をまねき、応答速
度高速化の障害となる。
【０００８】一方、回路内蔵受光素子の応答速度高速化
には、フォトダイオードＡの接合容量の低減が有効であ
り、そのためには、Ｎ型エピタキシャル層４を高比抵抗
化することが必要である。しかし、Ｎ型エピタキシャル
層４−１の比抵抗が高くなると、ＮＰＮトランジスタの
コレクタ抵抗が増大し、応答速度高速化に対して相反す
る方向となる。
には、フォトダイオードＡの接合容量の低減が有効であ
り、そのためには、Ｎ型エピタキシャル層４を高比抵抗
化することが必要である。しかし、Ｎ型エピタキシャル
層４−１の比抵抗が高くなると、ＮＰＮトランジスタの
コレクタ抵抗が増大し、応答速度高速化に対して相反す
る方向となる。
【０００９】以上のようなことから、回路内蔵受光素子
の高光感度と高速応答速度を両立させるためには、フォ
トダイオードＡのＮ型エピタキシャル層４は高比抵抗で
かつ厚く、ＮＰＮトランジスタＢのＮ型エピタキシャル
層４−１は低比抵抗でかつ薄くする必要があることがわ
かる。
の高光感度と高速応答速度を両立させるためには、フォ
トダイオードＡのＮ型エピタキシャル層４は高比抵抗で
かつ厚く、ＮＰＮトランジスタＢのＮ型エピタキシャル
層４−１は低比抵抗でかつ薄くする必要があることがわ
かる。
【００１０】この相反する条件を満足させることのでき
る構造として図１１のような構造がある。これは、本出
願人の平成１年３月１０日出願にかかる平願１−５９２
１４に開示されているものである。すなわち、フォトダ
イオードＡは、たとえばＰ型半導体基板１に埋込まれた
第１のＮ型埋め込み拡散層２、その上に積層させた数１
０〜数百Ωｃｍの第１の高比抵抗Ｎ型エピタキシャル層
８（真性半導体に近いという意味でｉと表記）、この層
のカソード電極を取出す部分のみに埋込まれた第２のＮ
型埋め込み拡散層９、その上に積層させた第２の高比抵
抗Ｎ型エピタキシャル層１０、その表面のＰ型拡散層６
およびカソード補償拡散層５等から構成される。
る構造として図１１のような構造がある。これは、本出
願人の平成１年３月１０日出願にかかる平願１−５９２
１４に開示されているものである。すなわち、フォトダ
イオードＡは、たとえばＰ型半導体基板１に埋込まれた
第１のＮ型埋め込み拡散層２、その上に積層させた数１
０〜数百Ωｃｍの第１の高比抵抗Ｎ型エピタキシャル層
８（真性半導体に近いという意味でｉと表記）、この層
のカソード電極を取出す部分のみに埋込まれた第２のＮ
型埋め込み拡散層９、その上に積層させた第２の高比抵
抗Ｎ型エピタキシャル層１０、その表面のＰ型拡散層６
およびカソード補償拡散層５等から構成される。
【００１１】ＮＰＮトランジスタＢは、Ｐ型半導体基板
１に埋込んだＰ型埋め込み拡散層１３（第１の高比抵抗
エピタキシャル層を補償）、そのＰ型埋め込み拡散層１
３で補償された第１の高比抵抗エピタキシャル層に埋込
まれた第２のＮ型埋め込み拡散層９−１、その上に積層
された第２の高比抵抗Ｎ型エピタキシャル層１０の表面
から第２のＮ型埋め込み拡散層９−１に到達するＮ型拡
散層１１、その表面のＰ型拡散層６−１（ベース）、そ
の中のＮ型拡散層７（エミッタ）およびコレクタ補償拡
散層５等から構成されている。各素子間の分離は、Ｐ型
埋め込み拡散層１３と第２の高比抵抗エピタキシャル層
１０の表面から拡散したＰ型分離拡散層１２，１２…と
で行なっている。
１に埋込んだＰ型埋め込み拡散層１３（第１の高比抵抗
エピタキシャル層を補償）、そのＰ型埋め込み拡散層１
３で補償された第１の高比抵抗エピタキシャル層に埋込
まれた第２のＮ型埋め込み拡散層９−１、その上に積層
された第２の高比抵抗Ｎ型エピタキシャル層１０の表面
から第２のＮ型埋め込み拡散層９−１に到達するＮ型拡
散層１１、その表面のＰ型拡散層６−１（ベース）、そ
の中のＮ型拡散層７（エミッタ）およびコレクタ補償拡
散層５等から構成されている。各素子間の分離は、Ｐ型
埋め込み拡散層１３と第２の高比抵抗エピタキシャル層
１０の表面から拡散したＰ型分離拡散層１２，１２…と
で行なっている。
【００１２】
【発明が解決しようとする課題】しかしながら、図１１
の構造の回路内蔵受光素子において高速応答速度および
高光感度を達成するためには、なお以下の問題点がある
ことが本発明者の検討により判明した。
の構造の回路内蔵受光素子において高速応答速度および
高光感度を達成するためには、なお以下の問題点がある
ことが本発明者の検討により判明した。
【００１３】従来フォトダイオードの応答速度は、次式
で表わされるとしていた。
で表わされるとしていた。
【００１４】
【数３】 ｆc （−３ｄＢ）＝｛２π（ＣＲ＋Ｘｄ／２．４３Ｖｓ＋Ｗ2 ／２Ｄ）｝-1 ……（１） Ｃ：フォトダイオード容量 Ｒ：負荷抵抗 Ｘｄ：空乏層幅 Ｖｓ：キャリア飽和速
度 Ｗ：空乏層化していない高比抵抗層幅 Ｄ：キャリア拡散定数 従来のこの式を考慮した設計方法を以下に説明する。ま
ず、右辺小括弧内第２項は、他の項に比べて小さいた
め、通常無視できる。また、右辺小括弧内第３項は、Ｗ
を０とする（高比抵抗層に広がる空乏層がちょうどＮ型
埋め込み拡散層２に達するように設計する）ことで０と
することができる。あとは、右辺小括弧内第１項が小さ
くなるように設計すればよいが、そのためにはＣを小さ
くすること、すなわち高比抵抗の厚さを厚くしていけば
よい。また、この際に、右辺小括弧内第１項のＲ成分と
しては、フォトダイオードの内部直列抵抗のみを考慮し
ていた。
度 Ｗ：空乏層化していない高比抵抗層幅 Ｄ：キャリア拡散定数 従来のこの式を考慮した設計方法を以下に説明する。ま
ず、右辺小括弧内第２項は、他の項に比べて小さいた
め、通常無視できる。また、右辺小括弧内第３項は、Ｗ
を０とする（高比抵抗層に広がる空乏層がちょうどＮ型
埋め込み拡散層２に達するように設計する）ことで０と
することができる。あとは、右辺小括弧内第１項が小さ
くなるように設計すればよいが、そのためにはＣを小さ
くすること、すなわち高比抵抗の厚さを厚くしていけば
よい。また、この際に、右辺小括弧内第１項のＲ成分と
しては、フォトダイオードの内部直列抵抗のみを考慮し
ていた。
【００１５】しかしこのような設計方法では、後述のよ
うに図１１の回路内蔵受光素子においては、高速応答速
度を十分に達成することができなかった。
うに図１１の回路内蔵受光素子においては、高速応答速
度を十分に達成することができなかった。
【００１６】本発明者は前述の問題点を解決するために
実験，検討を行ない、以下のような結果を得た。
実験，検討を行ない、以下のような結果を得た。
【００１７】すなわち図１１の構造の回路内蔵受光素子
においては、前述の（１）式ではなく、次の（２）式に
基づいて設計を行なう必要があることを発見した。
においては、前述の（１）式ではなく、次の（２）式に
基づいて設計を行なう必要があることを発見した。
【００１８】
【数４】 ｆc （−３ｄＢ）＝｛２π（ＣＲ´＋Ｘｄ／２．４３Ｖｓ＋Ｗ2 ／２Ｄ＋Ｘｓｂ ／２．４３Ｖｄ）｝-1 ……（２） Ｘｓｂ：Ｎ型埋め込み拡散層はい上がり幅 Ｖｄ：Ｎ型埋め込み拡散層内でのキャリア移動速度 また、上記（２）式右辺小括弧内第１項のＲ´として
は、フォトダイオードにつながる信号処理回路の入力イ
ンピーダンス（以後Ｚinと略記する）を考慮しなければ
ならないことも判明した。さらに、その際、第１導電型
の半導体基板１に埋込む第１導電型半導体層１３を形成
するための不純物イオン注入量も考慮する必要があるこ
とが判明した。
は、フォトダイオードにつながる信号処理回路の入力イ
ンピーダンス（以後Ｚinと略記する）を考慮しなければ
ならないことも判明した。さらに、その際、第１導電型
の半導体基板１に埋込む第１導電型半導体層１３を形成
するための不純物イオン注入量も考慮する必要があるこ
とが判明した。
【００１９】本発明の目的はこの問題点を解決し、図１
１の回路内蔵受光素子において高速応答速度を達成する
ことにある。
１の回路内蔵受光素子において高速応答速度を達成する
ことにある。
【００２０】
【課題を解決するための手段】本発明においては、図１
１のような構造の回路内蔵受光素子を製造するとき、信
号処理回路の第１導電型半導体基板上に積層する第１導
電型半導体層をイオン注入により形成するときその不純
物イオン注入量ｄを
１のような構造の回路内蔵受光素子を製造するとき、信
号処理回路の第１導電型半導体基板上に積層する第１導
電型半導体層をイオン注入により形成するときその不純
物イオン注入量ｄを
【００２１】
【数５】２×１０13≦ｄ≦１×１０15 （単位ｉｏｎｓ
／ｃｍ2 ） とし、信号処理回路の入力インピーダンスＺinと受光素
子部の第２導電型高比抵抗半導体層を形成するためのエ
ピタキシャル成長膜のトータル膜厚ｔとの間に
／ｃｍ2 ） とし、信号処理回路の入力インピーダンスＺinと受光素
子部の第２導電型高比抵抗半導体層を形成するためのエ
ピタキシャル成長膜のトータル膜厚ｔとの間に
【００２２】
【数６】１０≦ｔ≦０．０１×Ｚin＋１５ （単位μ
ｍ） の関係を設けた。
ｍ） の関係を設けた。
【００２３】
【作用】前述のようなイオン注入量ならびに高比抵抗エ
ピタキシャル層の膜厚および信号処理回路の入力インピ
ーダンスを選定することにより、図１１の構造の回路内
蔵受光素子において、高速応答速度および高光感度を達
成することができる。
ピタキシャル層の膜厚および信号処理回路の入力インピ
ーダンスを選定することにより、図１１の構造の回路内
蔵受光素子において、高速応答速度および高光感度を達
成することができる。
【００２４】
【実施例】（２）式において、右辺小括弧内の第２項お
よび第３項については前述の（１）式についての議論が
そのまま当てはまるため、残りの第１項および第４項に
ついて検討すればよい。（２）式において、Ｒ´の値す
なわちＺinの値が大きくなると、第１項の影響が大きく
なるため、高比抵抗エピタキシャル層８および１０のト
ータル厚さを厚くすればするほど、フォトダイオード応
答速度は高速となる。これに対して、Ｚinの値が小さい
ときには、第１項とともに第４項が律速要因となるが、
第４項の値は、高比抵抗エピタキシャル層８および１０
のトータル厚さを厚くしていくにしたがって、信号処理
回路部の素子間分離に必要な熱処理が長くなり、Ｎ型埋
め込み拡散層はい上がり幅Ｘｓｂが大きくなることによ
り大きくなる。つまり、高比抵抗エピタキシャル層８お
よび１０のトータル厚さの値によって、第１項および第
４項のいずれが律速要因となるかが変わるため、高比抵
抗エピタキシャル層８および１０の厚さには最適値が存
在することがわかる。
よび第３項については前述の（１）式についての議論が
そのまま当てはまるため、残りの第１項および第４項に
ついて検討すればよい。（２）式において、Ｒ´の値す
なわちＺinの値が大きくなると、第１項の影響が大きく
なるため、高比抵抗エピタキシャル層８および１０のト
ータル厚さを厚くすればするほど、フォトダイオード応
答速度は高速となる。これに対して、Ｚinの値が小さい
ときには、第１項とともに第４項が律速要因となるが、
第４項の値は、高比抵抗エピタキシャル層８および１０
のトータル厚さを厚くしていくにしたがって、信号処理
回路部の素子間分離に必要な熱処理が長くなり、Ｎ型埋
め込み拡散層はい上がり幅Ｘｓｂが大きくなることによ
り大きくなる。つまり、高比抵抗エピタキシャル層８お
よび１０のトータル厚さの値によって、第１項および第
４項のいずれが律速要因となるかが変わるため、高比抵
抗エピタキシャル層８および１０の厚さには最適値が存
在することがわかる。
【００２５】上述のように、Ｚinの値によって、図１１
の回路内蔵受光素子において高速応答速度を達成するた
めの構造が異なることになる。すなわち、Ｚinの値によ
って構造を最適化する必要がある。
の回路内蔵受光素子において高速応答速度を達成するた
めの構造が異なることになる。すなわち、Ｚinの値によ
って構造を最適化する必要がある。
【００２６】一方、Ｐ型埋め込み拡散層１３の不純物イ
オン注入量には以下のような制限があることが本発明者
の検討により判明した。
オン注入量には以下のような制限があることが本発明者
の検討により判明した。
【００２７】まず、このイオン注入量が多すぎると、結
晶欠陥の発生による製造歩留の低下を招くため、このイ
オン注入量には上限値がある。その実験データを図１に
示す。図１は、イオン注入量と回路内蔵受光素子の良品
率との関係を示すグラフである。イオン注入量が１×１
０15ｉｏｎｓ／ｃｍ2 を越えると結晶欠陥多発によって
回路内蔵受光素子の良品率が低下していることがわか
る。すなわち、Ｐ型不純物のイオン注入量の上限値は１
×１０15ｉｏｎｓ／ｃｍ2 である。
晶欠陥の発生による製造歩留の低下を招くため、このイ
オン注入量には上限値がある。その実験データを図１に
示す。図１は、イオン注入量と回路内蔵受光素子の良品
率との関係を示すグラフである。イオン注入量が１×１
０15ｉｏｎｓ／ｃｍ2 を越えると結晶欠陥多発によって
回路内蔵受光素子の良品率が低下していることがわか
る。すなわち、Ｐ型不純物のイオン注入量の上限値は１
×１０15ｉｏｎｓ／ｃｍ2 である。
【００２８】また、このイオン注入量が少なすぎると、
Ｐ型埋め込み拡散層１３とＮ型埋め込み拡散層２の上方
へのはい上がり量との差があまり大きくない状態になっ
てしまい、フォトダイオード部分のｉ層厚さを十分にと
ることができなくなる。図２はこれに関するデータを示
す。横軸は１２００℃で熱処理した場合の時間（分）を
示し、縦軸は熱処理後のエピタキシャル層の厚さ（ミク
ロン）である。Ｐ型不純物（ボロン）のイオン注入量が
図のように変化させられた場合、イオン注入量が２×１
０13ｉｏｎｓ／ｃｍ2 より小さくなると、後の熱処理で
の上方へのはい上がり量がＮ型埋込拡散（アンチモン）
のはい上がり量と大差のない状態になってしまい、フォ
トダイオード部分の高比抵抗層が非常に薄くなってしま
うことがわかる。これらのデータから、Ｐ型埋め込み拡
散層１３を形成するためのイオン注入量の範囲は、２×
１０13〜１×１０15ｉｏｎｓ／ｃｍ2 が望ましいことが
わかる。
Ｐ型埋め込み拡散層１３とＮ型埋め込み拡散層２の上方
へのはい上がり量との差があまり大きくない状態になっ
てしまい、フォトダイオード部分のｉ層厚さを十分にと
ることができなくなる。図２はこれに関するデータを示
す。横軸は１２００℃で熱処理した場合の時間（分）を
示し、縦軸は熱処理後のエピタキシャル層の厚さ（ミク
ロン）である。Ｐ型不純物（ボロン）のイオン注入量が
図のように変化させられた場合、イオン注入量が２×１
０13ｉｏｎｓ／ｃｍ2 より小さくなると、後の熱処理で
の上方へのはい上がり量がＮ型埋込拡散（アンチモン）
のはい上がり量と大差のない状態になってしまい、フォ
トダイオード部分の高比抵抗層が非常に薄くなってしま
うことがわかる。これらのデータから、Ｐ型埋め込み拡
散層１３を形成するためのイオン注入量の範囲は、２×
１０13〜１×１０15ｉｏｎｓ／ｃｍ2 が望ましいことが
わかる。
【００２９】このイオン注入量範囲において、図１１の
回路内蔵受光素子を、高速応答速度を達成できるよう
に、前述の（２）式の小括弧内第１項と第４項のフォト
ダイオード応答速度律速要因を考慮した上で設計する。
回路内蔵受光素子を、高速応答速度を達成できるよう
に、前述の（２）式の小括弧内第１項と第４項のフォト
ダイオード応答速度律速要因を考慮した上で設計する。
【００３０】Ｐ型埋め込み拡散層１３を形成するための
イオン注入量が１×１０15ｉｏｎｓ／ｃｍ2 である場合
の設計例を以下に述べる。まず、このイオン注入量が１
×１０15ｉｏｎｓ／ｃｍ2 のときの高比抵抗エピタキシ
ャル層８および１０のトータル厚さとフォトダイオード
応答速度との関係を図３に示す。図３においては、信号
処理回路の入力インピーダンスＺinが５０オーム，１０
０オーム，５００オームおよび１キロオームの場合のデ
ータを示しており、この入力インピーダンスの値によっ
て、高比抵抗エピタキシャル層８および１０のトータル
厚さの最適範囲が異なる。図３から各入力インピーダン
スの値に応じた高比抵抗エピタキシャル層厚さの最適範
囲（応答速度がｍａｘ値の８０％を維持できる範囲）を
求め、その最適範囲を入力インピーダンスに対してプロ
ットすると図４が得られる。すなわち、この場合の高比
抵抗エピタキシャル層８および１０のトータル厚さと信
号処理回路入力インピーダンスとの間には次のような関
係式が成り立つ。図４の斜線範囲内が最適範囲である。
回路内蔵受光素子として十分な光感度を有するために
は、１０μｍ以上のエピタキシャル層厚さ必要であるた
め、１０μｍ以上の制限を付加した。
イオン注入量が１×１０15ｉｏｎｓ／ｃｍ2 である場合
の設計例を以下に述べる。まず、このイオン注入量が１
×１０15ｉｏｎｓ／ｃｍ2 のときの高比抵抗エピタキシ
ャル層８および１０のトータル厚さとフォトダイオード
応答速度との関係を図３に示す。図３においては、信号
処理回路の入力インピーダンスＺinが５０オーム，１０
０オーム，５００オームおよび１キロオームの場合のデ
ータを示しており、この入力インピーダンスの値によっ
て、高比抵抗エピタキシャル層８および１０のトータル
厚さの最適範囲が異なる。図３から各入力インピーダン
スの値に応じた高比抵抗エピタキシャル層厚さの最適範
囲（応答速度がｍａｘ値の８０％を維持できる範囲）を
求め、その最適範囲を入力インピーダンスに対してプロ
ットすると図４が得られる。すなわち、この場合の高比
抵抗エピタキシャル層８および１０のトータル厚さと信
号処理回路入力インピーダンスとの間には次のような関
係式が成り立つ。図４の斜線範囲内が最適範囲である。
回路内蔵受光素子として十分な光感度を有するために
は、１０μｍ以上のエピタキシャル層厚さ必要であるた
め、１０μｍ以上の制限を付加した。
【００３１】
【数７】 ０．００１×Ｚin＋１０．５≦ｔ≦０．０１×Ｚin＋１５ Ｚin：信号処理回路入力インピーダンス ｔ：高比抵抗エピタキシャル層トータル厚さ（μｍ） Ｐ型埋め込み拡散層１３を形成するイオン注入量が異な
る場合のデータを図５（イオン注入量３×１０14ｉｏｎ
ｓ／ｃｍ2 ）、図６（イオン注入量１×１０14ｉｏｎｓ
／ｃｍ2 ），図７（イオン注入量５×１０13ｉｏｎｓ／
ｃｍ2 ）、図８（イオン注入量３×１０13ｉｏｎｓ／ｃ
ｍ2 ）および図９（イオン注入量２×１０ 13ｉｏｎｓ／
ｃｍ2 ）に示す。これらはいずれも図４に対応するもの
である。これらの図から次のような関係式が求められ
る。
る場合のデータを図５（イオン注入量３×１０14ｉｏｎ
ｓ／ｃｍ2 ）、図６（イオン注入量１×１０14ｉｏｎｓ
／ｃｍ2 ），図７（イオン注入量５×１０13ｉｏｎｓ／
ｃｍ2 ）、図８（イオン注入量３×１０13ｉｏｎｓ／ｃ
ｍ2 ）および図９（イオン注入量２×１０ 13ｉｏｎｓ／
ｃｍ2 ）に示す。これらはいずれも図４に対応するもの
である。これらの図から次のような関係式が求められ
る。
【００３２】
【数８】２×１０13ｉｏｎｓ／ｃｍ2 ≦ｄ＜３×１０13
ｉｏｎｓ／ｃｍ2 のとき １０≦ｔ≦０．０８×Ｚin＋１１．５ ３×１０13ｉｏｎｓ／ｃｍ2 ≦ｄ＜５×１０13ｉｏｎｓ
／ｃｍ2 のとき １０≦ｔ≦０．０１×Ｚin＋１２ ５×１０13ｉｏｎｓ／ｃｍ2 ≦ｄ＜１×１０14ｉｏｎｓ
／ｃｍ2 のとき ０．０３×Ｚin＋９≦ｔ≦０．０１×Ｚin＋１２．５ かつ１０≦ｔ １×１０14ｉｏｎｓ／ｃｍ2 ≦ｄ＜３×１０14ｉｏｎｓ
／ｃｍ2 のとき ０．０３×Ｚin＋１０≦ｔ≦０．０１×Ｚin＋１３．５ ３×１０14ｉｏｎｓ／ｃｍ2 ≦ｄ＜１×１０15ｉｏｎｓ
／ｃｍ2 のとき ０．０１×Ｚin＋１０．５≦ｔ≦０．０１×Ｚin＋１５ イオン注入量範囲は、Ｐ型埋め込み拡散層１３の上方へ
のはい上がり量が同程度となる範囲別に分けた。
ｉｏｎｓ／ｃｍ2 のとき １０≦ｔ≦０．０８×Ｚin＋１１．５ ３×１０13ｉｏｎｓ／ｃｍ2 ≦ｄ＜５×１０13ｉｏｎｓ
／ｃｍ2 のとき １０≦ｔ≦０．０１×Ｚin＋１２ ５×１０13ｉｏｎｓ／ｃｍ2 ≦ｄ＜１×１０14ｉｏｎｓ
／ｃｍ2 のとき ０．０３×Ｚin＋９≦ｔ≦０．０１×Ｚin＋１２．５ かつ１０≦ｔ １×１０14ｉｏｎｓ／ｃｍ2 ≦ｄ＜３×１０14ｉｏｎｓ
／ｃｍ2 のとき ０．０３×Ｚin＋１０≦ｔ≦０．０１×Ｚin＋１３．５ ３×１０14ｉｏｎｓ／ｃｍ2 ≦ｄ＜１×１０15ｉｏｎｓ
／ｃｍ2 のとき ０．０１×Ｚin＋１０．５≦ｔ≦０．０１×Ｚin＋１５ イオン注入量範囲は、Ｐ型埋め込み拡散層１３の上方へ
のはい上がり量が同程度となる範囲別に分けた。
【００３３】図１１の回路内蔵受光素子において、高速
応答速度を達成するには上式を満たすように設計すれば
よい。
応答速度を達成するには上式を満たすように設計すれば
よい。
【００３４】前述の説明は、図１１の回路内蔵受光素子
における実施例を説明したが、たとえば特公昭６１−３
６７１３に開示されるような回路内蔵受光素子において
も適用できることは自明である。
における実施例を説明したが、たとえば特公昭６１−３
６７１３に開示されるような回路内蔵受光素子において
も適用できることは自明である。
【００３５】
【発明の効果】本発明によれば図１１のような構造の回
路内蔵受光素子において、高速応答速度，高光感度を達
成することが可能となる。
路内蔵受光素子において、高速応答速度，高光感度を達
成することが可能となる。
【図１】回路内蔵受光素子の良品率とイオン注入量の関
係を示すグラフである。
係を示すグラフである。
【図２】熱処理時間とエピタキシャル層厚さとイオン注
入量との関係を示すグラフである。
入量との関係を示すグラフである。
【図３】エピタキシャル層のトータル厚さとフォトダイ
オード応答速度と信号処理回路の入力インピーダンスと
の関係を示すグラフである。
オード応答速度と信号処理回路の入力インピーダンスと
の関係を示すグラフである。
【図４】イオン注入量が１×１０15ｉｏｎｓ／ｃｍ2 の
ときの信号処理回路の入力インピーダンスとエピタキシ
ャル層トータル厚さとの関係を示すグラフである。
ときの信号処理回路の入力インピーダンスとエピタキシ
ャル層トータル厚さとの関係を示すグラフである。
【図５】イオン注入量が３×１０14ｉｏｎｓ／ｃｍ2 の
ときの図４に対応するグラフである。
ときの図４に対応するグラフである。
【図６】イオン注入量が１×１０14ｉｏｎｓ／ｃｍ2 の
ときの図４に対応するグラフである。
ときの図４に対応するグラフである。
【図７】イオン注入量が５×１０13ｉｏｎｓ／ｃｍ2 の
ときの図４に対応するグラフである。
ときの図４に対応するグラフである。
【図８】イオン注入量が３×１０13ｉｏｎｓ／ｃｍ2 の
ときの図４に対応するグラフである。
ときの図４に対応するグラフである。
【図９】イオン注入量が２×１０13ｉｏｎｓ／ｃｍ2 の
ときの図４に対応するグラフである。
ときの図４に対応するグラフである。
【図１０】従来の回路内蔵受光素子の一例の断面図であ
る。
る。
【図１１】図１０の改良型の断面図である。
１ 半導体基板 ２ Ｎ型埋め込み拡散層 ３ Ｐ型素子間分離拡散層 ４ Ｎ型エピタキシャル層 ５ Ｎ型コレクタ補償拡散層 ６ ベース拡散層 ７ エミッタ拡散層 ８ Ｎ型高比抵抗エピタキシャル層 ９ Ｎ型埋め込み拡散層 １０ Ｎ型高比抵抗エピタキシャル層 １１ Ｎ型拡散層 １２ Ｐ型素子間分離拡散層 １３ Ｐ型埋め込み拡散層 Ａ フォトダイオード Ｂ ＮＰＮトランジスタ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 31/10 8422−4Ｍ Ｈ０１Ｌ 31/10 Ｇ (72)発明者 福永 直樹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (2)
- 【請求項１】 １枚の半導体基板上に形成した受光素子
と信号処理回路とよりなり、 受光素子は第１導電型の半導体基板と、この基板上に埋
込んだ第２導電型の半導体層と、その上に積層した第１
の第２導電型の高比抵抗半導体層と、その上に積層した
第２の第２導電型の高比抵抗半導体層と、この第２導電
型高比抵抗半導体層の表面から拡散した第１導電型の半
導体層を有し、 信号処理回路は第１導電型の半導体基板と、その上に積
層した任意の導電型の半導体層と、この層に埋込んだ第
２導電型の半導体層と、その上に積層した第２導電型の
低比抵抗半導体層を有している回路内蔵受光素子の製造
方法において、信号処理回路の第１導電型半導体基板上
に積層する半導体層をイオン注入により形成するときそ
の不純物イオン注入量ｄを 【数１】２×１０13≦ｄ≦１×１０15 （単位ｉｏｎｓ
／ｃｍ2 ） とすることを特徴とする回路内蔵受光素子の製造方法。 - 【請求項２】 信号処理回路の入力インピーダンスＺin
と受光素子の第２導電型高比抵抗半導体層を形成するた
めのエピタキシャル成長膜のトータル膜厚ｔとの間に 【数２】１０≦ｔ≦０．０１×Ｚin＋１５ （単位μ
ｍ） の関係を設けることを特徴とする請求項１記載の回路内
蔵受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000684A JP2824710B2 (ja) | 1992-01-07 | 1992-01-07 | 回路内蔵受光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000684A JP2824710B2 (ja) | 1992-01-07 | 1992-01-07 | 回路内蔵受光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275669A true JPH05275669A (ja) | 1993-10-22 |
| JP2824710B2 JP2824710B2 (ja) | 1998-11-18 |
Family
ID=11480590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000684A Expired - Fee Related JP2824710B2 (ja) | 1992-01-07 | 1992-01-07 | 回路内蔵受光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2824710B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141419A (ja) * | 2000-11-06 | 2002-05-17 | Texas Instr Japan Ltd | 半導体装置 |
| US7211829B2 (en) | 2004-03-01 | 2007-05-01 | Matsushita Electric Industrial Co., Ltd | Semiconductor photodetector device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219151A (ja) * | 1987-03-06 | 1988-09-12 | Nec Corp | 半導体装置の製造方法 |
| JPH02238664A (ja) * | 1989-03-10 | 1990-09-20 | Sharp Corp | 回路内蔵受光素子 |
| JPH03159151A (ja) * | 1989-11-16 | 1991-07-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1992
- 1992-01-07 JP JP4000684A patent/JP2824710B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219151A (ja) * | 1987-03-06 | 1988-09-12 | Nec Corp | 半導体装置の製造方法 |
| JPH02238664A (ja) * | 1989-03-10 | 1990-09-20 | Sharp Corp | 回路内蔵受光素子 |
| JPH03159151A (ja) * | 1989-11-16 | 1991-07-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141419A (ja) * | 2000-11-06 | 2002-05-17 | Texas Instr Japan Ltd | 半導体装置 |
| US7211829B2 (en) | 2004-03-01 | 2007-05-01 | Matsushita Electric Industrial Co., Ltd | Semiconductor photodetector device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2824710B2 (ja) | 1998-11-18 |
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|---|---|---|---|
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