JPH02238664A - 回路内蔵受光素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は信号処理回路を内蔵した受光素子の光感度を増
加し、かつ応答速度を高速化する構造に関するものであ
る。

（従来の技術） 回路内蔵受光素子は、光センサ，ホトカプラ等に広く用
いられている。

第７図は従来の一般的な回路内蔵受光素子の一例の断面
図である。図において、Ｐ型半導体基板１の一方の面に
成長させたＮ型エピタキシャル層４及４−１に、受光素
子であるホトダイオードＡと信号処理回路素子であるＮ
ＰＮ　トランジスタＢとが形成され、それらはＰ型素子
間分離拡散層８，８・・・によって分離されている。前
述のホトダイオードＡは、一般にＰ型半導体基板ＩＫ埋
込まれたＮ十型埋込拡散層２の上にＮ型エピタキシャル
層４を成長させ、その表面ＫＰ十型のアノード拡散層６
を形成し、さらにＮ型埋込拡散層２に達するカソード用
のＮ型補償拡散層５等によって構成される。ＮＰＮ　ト
ランジスタＢは、通常Ｐ型半導体基板１に埋込まれたＮ
十型埋込拡散層２−１の上にＮ型エピタキシャル層４−
１（これはホトタイオードＡのＮ型エピタキシャル層４
と同時に形成される）を成長させ、その表面にＰ十型の
ベース拡散層６−１（これはホトダイオードＡのアノー
ド拡散層６と同時に形成される）を形成し、その一部に
Ｎ十型のエミッタ拡散層７を形成し、さらに表面からＮ
十型埋込拡散層２−１に達するコレクタ用のＮ±型補償
拡散層５−１等によって構成される。ところで、最近デ
ータ伝送の高速化，　Ｓ／Ｎ比向上等の要求から、回路
内蔵受光素子の高感度化，応答速度の高速化等が望まれ
ている。前述の第７図のような構造においては、ホトダ
イオードＡの部分のＮ型エピタキシャル層４と、ＮＰＮ
トランジスタＢの部分のＮ型エピタキシャル層４−１と
の厚さ，比抵抗は、同一になっているので、以下に述べ
るように高感度化，高速化が達成されない。

光感度を上げるには、ホトダイオードＡの部分のＮ型エ
ピタキシャル層４の厚さを、入力信号用として使用する
光の波長に応じ、十分厚くする必要がある。しかし、Ｎ
型エピタキシャル層４の比抵抗は、ＮＰＮトランジスタ
Ｂの部分のＮ型エピタキシャルＮ４−１と同じであるた
め、数Ω備程度であり、Ｎ型エピタキシャル層４の中に
、空乏層化しない部分がかなり厚く残ってしまい、発生
した光キャリアが拡散によりこの部分を走行する時間が
長くなり、応答速度の高速化を妨げる。また、Ｎ型エピ
タキシャル層４の厚さを厚くすると、ＮＰＮ　トランジ
スタＢの部分のＮ型エピタキシャル層４−１の厚さも厚
くなり、ＮＰＮ　｝ランジスタＢのコレクタ抵抗が増大
し、応答速度高速化の障害となる。

一方、回路内蔵受光素子の応答速度高速化には、ホトダ
イオードＡの部分の接合容量の低減が有効であり、その
ためには、Ｎ型エピタキシャル層４を高比抵抗化するこ
とが必要である。しかし、ＮＰＮ　トランジスタＢの部
分のＮ型エピタキシャル層４−１の比抵抗が高くなると
、ＮＰＮ　｝ランジスタＢのコレクタ抵抗が増大し、応
答速度の高速化に関しては、反対の効果をもたらす。

以上のことから、回路内蔵受光素子の高感度化と応答速
度の高速化とを両立させる忙は、ホトダイオードＡの部
分のＮ型エピタキシャル層４は高比抵抗でかつ厚（、Ｎ
ＰＮ｝ランジスタＢの部分のＮ型エピタキシャル層４−
１は、低比抵抗でかつ薄くする必要があるが、第７図の
構造では、これらの相反する条件を満足させることは困
難である。

この相反する条件を満足させることのできる構造として
第８図のような構造（特公昭６　１−８６７１８参照）
が提案されている。すなわち、ホトダイオードＡは、Ｐ
型半導体基板工に埋込まれた第１のＮ型埋込拡散層２、
その上に成長させた数十〜数百Ω口の第１の高比抵抗Ｎ
型エピタキシャル層８（これは真性半導体に近いという
意味でｉと表記入その側方にカソード電極を取出すため
に埋込んだ第２のＮ十型埋込拡散層９、その上に積層さ
せた第２の高比抵抗Ｎ型エピタキシャル層１１（これも
真性半導体に近いのでｉと表記）、その表面のアノード
拡散層６、埋込拡散層９と接続するカソード拡散Ｎ５等
によって構成されており、ｐｉｎ型のホトダイオードを
構成している。

ＮＰＮ　｝ランジスタＢは、Ｐ型半導体基板１に埋込ま
れたＮ十型埋込拡散層２−１、その上に成長させた第１
の高比抵抗Ｎ型エピタキシャル層８１（これはホトダイ
オードＡの部分の第１の高比抵抗Ｎ型エピタキシャル層
８と同時Ｋ形成される）、この層の表面に埋込まれた第
２のＮ十型埋込拡散層９−１（これはホトダイオードＡ
の部分の第２のＮ十型埋込拡散層９と同時に形成される
λさらにその上に積層させた第２の高比抵抗Ｎ型エピタ
キシャル層１１−１（これはホトダイオードＡの部分の
第２の高比抵抗エピタキシャル層１１と同時に形成され
る〕、その表面からｗＪ２のＮ＋型埋込拡散層９−１に
至るウエルとなるＮ型拡散層１２、その表面のＰ十型拡
散層であるペース拡散層６−１、その表面の一部に拡散
されたＮ十型のエミッタ拡散層７およびコレクタ用のＮ
型補償拡散層５−１等によって構成されている。

各素子間の分離は、第１の高比抵抗Ｎ型エピタキシャル
層８及び８−１に埋込まれた第１のＰ型分離拡散層１０
と、第２の高比抵抗Ｎ型エビタキンヤル層１１及びｌ１
−１の表面から第１のＰ型分離拡散層１０に達する第２
のＰ型分離拡散層１８とによって行われる。

第８図に示される回路内蔵受光素子は以上のような構造
であるから、ホトダイオードＡの部分のエピタキシャル
層は、高比抵抗で十分厚く設定することができるため、
ホトダイオードＡは高感度となり応答速度も高速となる
。また、ＮＰＮ　｝ランジスタＢの部分のコレクタ層は
、エピタキシャル層が実効的にＮ型拡散層１２Ｋよって
補償された部分になるため、十分に低比抵抗で、かつ、
薄く設定でき、信号処理回路も高速化され、その結果、
高速，高感度の回路内蔵受光素子を得ることができる。

（発明が解決しようとする課題） しかしながら、第８図の構造の回路内蔵受光素子には、
下記のような問題点がある。

（１）ＮＰＮ｝ランジスタＢの下部の第１のＮ十型埋込
拡散層２−１と、第１のＰ＋型分離拡散層１０．１０と
の間に、第１の高比抵抗Ｎ型エビタ・キシャル層８−１
．８−１が存在している。

これは、高濃度の第１のＮ十型埋込拡散層２−１と、第
１のＰ十型分離拡散層１０が接触すると、ＮＰＮ　｝ラ
ンジスタＢの活性島領域と分離領域との間の耐圧が低下
するので、両拡散層が接触しないようにしておく必要が
あるためである。第１のＮ十型埋込拡散層２．２−１は
、高温かつ長時間の熱処理工程を経るため、横方向への
拡がりが非常に大きい。また、第１のｐ十型分離拡散層
１０も、第１の高比抵抗Ｎ型エピタキシャル層８．８−
１を貫いてＰ型半導体基板１に到達し、第２の高比抵抗
Ｎ型エピタキシャル層１１．１１−１の中途まで拡散し
て、第２のＰ十型分離拡散層ｌ８と接する必要があるの
で、かなりの熱処理を要し、やはり横方向への拡がりが
大きくなる。すなわち、第１のＮ＋型埋込拡散層２．２
−１と第１のＰ十型分離拡散層１０との接触を避けるた
めには、非常に大きな間隔を設ける必要がある。このこ
とは、各素子の領域の面積の増大をもたらし、回路内蔵
受光素子のチップサイズの増加につながる。

（２）各素子間の分離は、第１のＰ十型分離拡散層１０
と第２のＰ十型分離拡散層１３とによって行われている
。この場合、両拡散層を各工程上の偏差（マスク合せ、
拡散のばらつき、エピタキシャル成長中のパターンシフ
ト等）の範囲内で、確実に接触させるためには、！１の
Ｐ十型分離拡散層１０及び第２のＰ十型分離拡散層１Ｂ
の幅を広めにしておく必要がある。このこともチップサ
イズの増加を招く。

（３）第１のＰ十型分離拡散層１０は、相当深い拡散層
になっているため、拡散の最深部付近は、不純物の濃度
がかなり低くなっている。また、第２の高比抵抗Ｎ型エ
ピタキシャル層１１．１１−１を成長させる際のオート
ドーピングにより、ホトダイオードＡの第１の高比抵抗
Ｎ型エピタキシャル層８と第２の高比抵抗Ｎ型エピタキ
シャル層１ｌの界面付近に、Ｐ型拡散層が形成される可
能性があるため、第１のＰ型分離拡散層１０の不純物濃
度は、あまり高くすることはできない。これらの事情に
より、第２のＰ＋型分離拡散層１Ｂの表面電位を接地し
たとしても、Ｐ型半導体基板１の電位は容易に浮き上り
、寄生サイリスタ動作によるラッチアップを起し易くな
る。

（４）ホトダイオードＡに入射した光のうち、Ｐ型半導
体基板１中にまで進入した光により発生した光キャリア
が、ＮＰＮ｝ランジスタＢの部分の活性島領域に到達し
て生じる寄生回路電流が大きい。

（５）信号処理回路の構成上、Ｐ型半導体基板１をコレ
クタとしたＰＮＰトランジスタ（サブストレート・ＰＮ
Ｐ　｝ランジスタ〕を構成したい場合があるが、第８図
のような構造では、特性の安定したサブストレートＰＮ
Ｐ｝ランジスタを形成するのは不可能である。サブスト
レート・ＰＮＰ｝ランジスタのベース層となるＮ型島領
域に高比抵抗層（ｉ層）と低比抵抗層とが混在するため
である。

（６）第１のＰ十型分離拡散層１０は、第１の高比抵抗
Ｎ型エピタキシャル層ｓ，ｓ−ｉの表面から拡散する。

このため、第２の高比抵抗Ｎ型エピタキシャル層１１．
１１−１の成長時に、第１の高比抵抗エピタキシャル層
８の表面に、第１のＰ十型分離拡散層１０が露出してい
るので、オートドーピングが発生し、ホトダイオードＡ
の部分の第１の高比抵抗Ｎ型エピタキシャル層８と第２
の高比抵抗Ｎ型エピタキシャル層１１との間にＰ型拡散
層が形成され、ホトダイオードの特性に悪影響を与える
。

（７）ＮＰＮ｝ランジスタＢの部分の活性島領域に、第
１の高比抵抗Ｎ型エピタキシャル層８−１および第２の
高比抵抗Ｎ型エピタキシャル層１１−１が存在している
ので、Ｐ型分離拡散層１０，工３と活性島領域との間の
空乏層領域が広くなり、生成再結合成分によるリーク電
流が大きくなる。

本発明は上記のような問題点を解決することを目的とす
るものである。

（課題を解決するための手段） Ｐ型牛導体基板の表面に成長させた第１の高比抵抗Ｎ型
エピタキシャル層と第２の高比抵抗Ｎ型エピタキシャル
層に形成された信号処理回路部と受光素子部とよりなり
、信号処理回路部は予めＰ型手導体基板Ｋ埋込んだＰ型
埋込拡散／ｌ＃により第１の高比抵抗Ｎ型エピタキシャ
ル層が補償されており、受光素子部との分離は前記の補
償されたＰ型埋込拡散層と第２の高比抵抗Ｎ型エピタキ
シャル層表面から前記のＰ型埋込拡散層に達するＰ型分
離拡散層とによって行われ、信号処理回路部の第２の高
比抵抗Ｎ型エピタキシャル層はＮ型拡散層によって補償
され、この高比抵抗Ｎ型エピタキシャル層が補償された
Ｎ壓拡散層の側面はＰ型分離拡散層に接し、高比抵抗Ｎ
型エピタキシャル層が補償されたＮ型拡散層の底面は必
要により第１の高比抵抗Ｎ型エピタキシャル層が補償さ
れたＰ型埋込拡散層に接するようＫした。

（作用） 本発明は以上のような構造であるから、信号処理回路部
には高比抵抗Ｎ型エピタキシャル層（ｉ層）が残存しな
くなるから、信号処理回路素子の活性島領域の大幅な縮
小が可能となりチップサイズが縮小できる。また、信号
処理回路部Ｋおける素子間分離拡散層の抵抗を、第８図
の構造例比べて低減することができるため、ラフチアッ
プ耐性が向上する。Ｐ型埋込拡散層の導入により寄生光
電流の低減が可能となる。さらに特性の安定したサブス
トレート・ＰＮＰ　トランジスタを内蔵することが可能
Ｋなる。ホトダイオード部の高比抵抗Ｎ型エピタキシャ
ル層へのＰ型不純物のオートドープを防止し、活性島領
域と素子間分離領域との間のリーク電流が低減される。

（実施例） ｗＪ１図は本発明の一実施例の断面図であり、第２図乃
至第５図は、その各工程の断面図である。

まず、第２図に示されるように、Ｐ型半導体基板１の表
面の受光素子であるホトダイオード形成予定領域に、第
１のＮ型埋込拡散層２を、信号処埋回路素子例えばＮＰ
Ｎ　トランジスタ形成予定領域にはＰｍ埋込拡散層工４
を形成する。

次に、第３図に示すように、表面の全面に例えば２００
０口程度の第Ｉの高比抵抗Ｎ型エピタキシャル層８を成
長させる。このとき、Ｐ型埋込拡散層１４と第１のＮ型
埋込拡散層２は、いずれも第１の高比抵抗Ｎ型エピタキ
シャル層８中に拡散する。その後、ＮＰＮ　｝ランジス
タの予定領域およびホトダイオードのカソード電極引出
領域に第２のＮ型埋込拡散層９および９−１を形成する
。

次に、第４図に示すように、例えば１００，Ｑｃ１ｎ程
度の第２の高比抵抗Ｎ型エピタキシャル層工１を全面に
成長させる。ＮＰＮ　トランジスタの予定領域には、例
えば１Ω（７）程度の比抵抗Ｋｆｘるように、適尚な不
純物濃度の深いＮ型拡散層１２を形成する。このとき、
第２のＮ型埋込拡散層９，９−１は、第２の高比抵抗Ｎ
型エピタキシャル層１１中にある程度拡散する。

次に、第５図に示すように、Ｎ型拡散層１２の周辺に、
表面からＰ型埋込拡散層１４に達するＰ型分離拡散層１
８．１８・・・と、表面から第２のＮ型埋込拡散層９−
１の表面の一部及び、第２のＮ型埋込拡散層９に達する
Ｎ型補償拡散層５，５を拡散する。このとき、ｇＦＪｌ
のＮ型埋込拡散層２、第２のＮ型埋込拡散層９．９−１
、Ｐ型埋込拡散層１４は、それぞれ上下にある程度拡散
し、Ｎ型拡散層１２はある程度下方に拡散するため、信
号処理回路部分には、高比抵抗エピタキシャル層（ｉ層
）は残存しない構造となる。

この後、ホトダイオード予定領域の第２の高比抵抗Ｎ型
エピタキシャル層１１の表面の一部にアノード拡散層６
、ＮＰＮ　｝ランジスタ予定領域のＮ型拡散層１２の表
面の一部にベース拡散層６一工、さらにその一部に工ば
ツタ拡散層７等を形成すると、第１図に示される回路内
蔵受光素子が完成する。

（発明の効果） 本発明の構造によれば次のような効果がある。

（１）　　信号処理回路部の活性島領域の面積を小さく
することができる。また、信号処理回路部では、Ｐ型埋
込拡散層１４とＰ型分離拡散層１８との間の、マスク合
せ等による横方向の工程中の偏差を考慮する必要がない
ためＰ型分離拡散層工３の幅を狭くすることができる。

これらによってチップサイズの大幅な縮小が可能となる
。この効果は信号処理回路の集積度が上がるに伴なって
顕著となる。

（２）Ｐ型埋込拡散層１４とＰ型分離拡散層１３との接
触部分における不純物濃度を、Ｐ型半導体基板ｌと同程
度となるように、拡散条件を設定すれば、ラッチアップ
耐性は＠７図の構造のものと同程度にすることができる
。

（３）Ｐ型半導体基板１まで進入した光による寄生光電
流の影響は、そこで発生した光キャリア（寛子）から、
活性島領域とＰ型埋込拡散層１４とのＰＮ接合までの距
離が遠くなることと、さらにＰ型埋込拡散層１４内での
ライフタイムが短いこと、およびＰ型埋込拡散層１４内
のＰ型不純物分布に従って形成される内蔵電界により、
光キャリアが押し戻される効果によって大幅に改善され
る。

（４）サブストレート・ＰＮＰ　｝ランジスタを形成す
る場合は、第６図のような構造にすることができる。す
なわち、第１図におけるＮＰＮ｝ランジスタの場合のベ
ース拡散層６−１が＠６図ではエミッタ６−２となり、
第１図における活性島領域補償用のＮ型拡散層工２が第
６図ではベース１２−１となり、第１図におけるＰ型埋
込拡散層１４およびＰ型分離拡散層工８が第６図ではコ
レクタ１　８−１　．　１　４−１となる。この構造で
は、ベース層となるＮ型島領域に特性不安定の要因とな
る高比抵抗層（ｉ層）が残らないため、特性の安定した
サブストレート・ＰＮＰ　トランジスタを形成すること
ができる。

（５）第４図に示される本発明の製造工程において、第
２の高比抵抗Ｎ型エピタキシャル層１１を成長させると
きに、Ｐ型埋込拡散層１４が第１の高比抵抗Ｎ型エピタ
キシャル層８の表面に出ナいようにしておけば、Ｐ型不
純物のホトダイオード部の第２の高比抵抗Ｎ型エピタキ
シャル層１１へのオートドープは防止できる。

（６）信号処理回路部の活性島領域補償用のＮ型拡散層
１２とＰ型分離拡散層１８とを接触させ、さらにＰ型埋
込拡散層１４を信号処理回路部の下方全面に設けること
により、活性島領域に高比抵抗Ｎ型エピタキシャル層（
１層）がそのまま残らない構造にされているから、Ｐ型
分離拡散層部分と活性島領域との間のリーク電流は減少
する。

（７）前述した実施例忙おいて、第２の高比抵抗Ｎ型エ
ピタキシャル層成長時のＰ型不純物のオートドープが問
題にならないレベルであれば、Ｐ型分離拡散層１３を第
２高比抵抗Ｎ型エピタキシャル層の上下から拡散する構
造にすることによって、信号処理回路部の素子の活性島
領域の面積はさらに縮小できる。

以上のように集積度の向上した、高感度、高速、高品質
で用途の広い回路内蔵受光素子が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の略断面図、第２図，第８図
，第４図及び第５図は第１図の構造を得るまでの各工程
の略断面図であり、第６図はサブストレート・ＰＮＰ　
トランジスタに本発明を実施した一例の略断面図、第７
図及び第８図は従来の例の略断面図である。

Claims (1)

【特許請求の範囲】
1. １、第１の導電型の半導体基板の表面に成長させた第２
   の導電型の複数の高比抵抗エピタキシャル層を有し、該
   複数の高比抵抗エピタキシャル層に設けた受光素子部と
   信号処理回路部とよりなり、信号処理回路部は予め前記
   の半導体基板に埋込んだ第１の導電型の拡散層により下
   方の高比抵抗エピタキシャル層を第１の導電型とするよ
   うに補償されており、受光素子部との分離は前記の補償
   された拡散層と上方の高比抵抗エピタキシャル層の表面
   から前記の拡散層に達する第１の導電型の分離拡散層と
   によって行われ、かつ上方の高比抵抗エピタキシャル層
   は第２の導電型の拡散層によって補償され低比抵抗とさ
   れていることを特徴とする回路内蔵受光素子。