WO2006003086A1 - Integrierte schaltungsanordnung mit pin-diode und herstellungverfahren - Google Patents

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WO2006003086A1
WO2006003086A1 PCT/EP2005/052809 EP2005052809W WO2006003086A1 WO 2006003086 A1 WO2006003086 A1 WO 2006003086A1 EP 2005052809 W EP2005052809 W EP 2005052809W WO 2006003086 A1 WO2006003086 A1 WO 2006003086A1
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Karlheinz Müller
Holger Wille
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Infineon Technologies Ag
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    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/548—Amorphous silicon PV cells

Definitions

  • a pin diode is a diode with a layer sequence p, i and n, where p is a highly p-doped region, i is an intrinsic or intrinsic or even weakly n- or p-doped intermediate region, and n is a high n denote doped area.
  • the pin transition differs from a pn junction mainly by the intrinsic or weakly doped intermediate region. Because the reverse current of the pin diode depends mainly on the charge generation in the i-zone, this diode finds application as a radiation detector, e.g. in nuclear technology, or as a pin photodiode, esp. For detecting light in the wavelength range from about four hundred nanometers to about a micrometer. In particular, pin diodes have a high sensitivity and high detection speeds.
  • Integrated pin diodes have a higher possible frequency bandwidth than single-semiconductor components, since they are connected directly to integrated circuits monolithically.
  • no bonding wires are required between the pin diode and a preamplifier, so that high frequency applications with frequencies greater than 500 megahertz or greater than 1 gigahertz can be realized in silicon, for example in the case of optical message transmission with the aid of glass fibers or plastic fibers or in the optical data storage.
  • the pin diode is in particular integrated into a BICMOS circuit (Bipolar Complementary Metal Oxide Silicon).
  • the pin diode is particularly sensitive to light in the range of 400 nanometers to 800 nanometers and thus for light of a wide bandwidth. It is an object of the invention to provide a simply constructed integrated circuit arrangement with a pin diode, which is particularly sensitive and suitable for high-frequency applications. In addition, manufacturing methods for pin 5 diodes are to be specified.
  • the invention is based on the consideration that a large bandwidth of the photodiode is mainly achieved by:
  • the main cause for the movement of the charge carriers must be drift, i. an acceleration by an electric field. Therefore, the space charge zone should be the absorption zone
  • the space charge zone can be generated with a ver ⁇ comparatively small reverse voltage.
  • the charge carrier diffusion leads to a small-> ren edge steepness of an electrical signal and thus to a reduction of the switching times.
  • the photosensitivity can be increased by: 25 - a large depth of the intermediate area, e.g. greater than or equal to 10 microns,
  • the production process should i.a. enabling the manufacture of the following components in an integrated circuit
  • the manufacturing process should enable the application of procedures that are most appropriate for the particular component. In addition, as many process steps as possible for the simultaneous production of different types of components should be used in order to reduce the total number of steps.
  • Highly doped buried collector connection layers and comparatively thin epitaxial layers for the HF bipolar transistors (high frequency) are to be used.
  • a high-density epitaxial layer is required for the intermediate layer of the pin diode, which is considerably thicker in comparison to the epitaxial layer required for the HF bipolar transistor.
  • Another possibility is to interrupt the epitaxial growth to create the collector junction layer at a shallow depth and then continue the epitaxy to form an epitaxial bilayer.
  • the deep intermediate zone ensures high photosensitivity of the pin diode.
  • the operating characteristics of the bipolar transistor are not deteriorated.
  • an autodoping process occurs on continuation of the epitaxy, in which dopants from the highly doped buried connection region enter the intermediate layer of the pin diode and considerably impair their high-frequency properties.
  • a thick epitaxial layer is used which generates in a one-step epitaxial process and the buried terminal region is produced by an implantation process after the epitaxial layer has been produced for the entire intermediate region.
  • the connection area can also be retrofitted to a depth of more than 700 nanometers or more than one micrometer.
  • the terminal area does not start deeper than one micron or as two microns.
  • the energy in the implantation is in one embodiment in the range of 500 KeV to 1500 KeV.
  • a doped region of a conductivity type which is close to a surface and contained in the pin diode for example a p
  • bipolar transistor which is p-doped in an npn transistor and n-doped in a pnp transistor, with an ah contained in the bipolar transistor
  • Base region adjacent and near the surface Randbe ⁇ rich e.g. an emitter area
  • an edge region contained in the bipolar transistor and adjacent to the base region and remote from the surface e.g. a collector area
  • connection region that is more heavily doped compared to the surface-distant edge region of the bipolar transistor.
  • rich which is arranged on the surface facing away from the surface of the surface-distant edge region, - wherein the 'intermediate region in a section which begins at a depth in which also the terminal region begins, and which ends at a depth, in which also the connection region has a constant dopant concentration profile or a dopant concentration profile that changes by less than an order of magnitude.
  • the limit of the surface-distant region of the pin diode and the intermediate region of the surface lies in a limit depth of at least 8 micrometers or at least 10 micrometers.
  • the surface-distant edge region of the transistor extends maximally to a depth from the surface which is smaller than 1/3 or smaller than 1/5 of the limit depth.
  • the intermediate layer and the terminal region are arranged in a monocrystalline layer, in particular in an epitaxial layer which is produced with a different dopant concentration than the substrate, and which is produced in particular apart from an edge region with a homogeneous dopant concentration.
  • the surface to which reference is made in the mention of depths is preferably an interface of the single-crystalline layer.
  • the circuit arrangement contains a substrate with a homogeneous dopant concentration or an undoped substrate, in particular a silicon substrate.
  • the epitaxial layer has at the end of the manufacturing Process in a next development in the region of the pin diode, a different dopant concentration and / or a different conductivity type than the substrate.
  • the invention also relates to a method for producing the circuit arrangement according to the invention or one of its developments, so that the above-mentioned technical effects also apply to the method. Regardless of the order of listing, the method includes the steps of: generating a doped region for a pin diode in a substrate;
  • the one to the Kollek-m. Gate area adjacent collector area contains, in the epitaxial layer.
  • the invention also relates to a simple method for producing an integrated circuit arrangement, in particular the circuit arrangement according to the invention or one of its developments.
  • the method according to the second aspect regardless of the order of execution, comprises the steps:
  • the method can be used for many applications in which, prior to structuring a wear layer, material to be protected on steps is purposefully covered with a protective layer.
  • the spacers can be removed during structuring because the still undiluted or not removed remaining region of the protective layer offers sufficient protection.
  • the. 'Protective layer has a partial layer of the protective coating in areas that are not covered by a spacer.
  • the structuring is carried out selectively with respect to the sub-layer so that the sub-layer serves as an etch-stop layer and a layer under the protective layer is not damaged.
  • the material to be protected, the material of the spacer layer and the material of the wear layer contain at least one same material component, in particular bound nitrogen, for example in silicon nitride or in oxy-nitride.
  • the materials mentioned are identical materials to one another, in particular silicon nitride.
  • complicated structuring processes can be carried out using only a few or using similar materials in a simple way and in particular with a few process steps are performed.
  • the protective layer is an oxide layer, in particular a silicon oxide layer, such as a thermal oxide film or a TEOS layer.
  • oxide layer in particular a silicon oxide layer, such as a thermal oxide film or a TEOS layer.
  • the wear layer is structured wet-chemically, preferably using a hard mask and / or using phosphoric acid. This makes it possible to structure the wear layer with high etch rates, low expenditure on equipment and without damage to the wafer, as can be caused, for example, by a plasma.
  • a dielectric of a capacitor in particular of a capacitor, in which one or both electrodes contain polycrystalline silicon or consist of polycrystalline silicon, a charge-storing layer of a memory transistor, in particular in an electrically insulated layer on all sides,
  • the material to be protected is in one embodiment part of an ONO layer stack (oxide-nitride-oxide or oxynitride), in particular a constituent of the nitride-containing layer or layers of such a stack.
  • ONO layer stack oxide-nitride-oxide or oxynitride
  • nitride single layers are also protect educations in the three components mentioned before ⁇ tzan ⁇ attacks.
  • the wear layer covers a photosensitive element, in particular a pin diode, a pn photodiode or a CCD element (Carged Coupled Device).
  • the wear layer is formed in a development as antireflection ons Mrs.
  • nitride-containing materials are used as the antireflection coating.
  • other components with nitride-containing subareas or subregions of nitride are effectively protected by the protective layer. This also applies if the spacer is also nitride-containing or consists of a nitride.
  • the photosensitive element is covered by a layer stack which, in the stated sequence, contains an increasing distance from the photosensitive element: a thermal oxide layer,
  • the layer stack leads to a highly sensitive photoelec- tress, because a large amount of incoming light is coupled in.
  • FIG. 1 shows an integrated circuit arrangement with a pin diode
  • FIG. 1 shows an integrated circuit arrangement 10 which has a p-doped substrate region 12 with a dopant concentration of, for example, 2 ⁇ 10 15 doping atoms per cubic centimeter. ter, a pin photodiode 14 and a circuit portion 18 includes.
  • the substrate region 12 is contained, for example, in a semiconductor wafer, for example in a silicon wafer or in a silicon wafer or chip.
  • a buried n + region 20 has been produced, for example, with the method explained in more detail below, where n + denotes a high doping concentration of a dopant which leads to an n-type conductivity, ie, for example, arsenic or phosphorus.
  • the region 20 adjoins the substrate region and has a thickness of, for example, one micrometer.
  • the region 28 adjoins the substrate region 12 and also the region 20.
  • the region 28 is likewise located in the substrate and in the epitaxial layer 19.
  • the region 28 is thicker than the region 20 and has, for example, a thickness of several micrometers, for example of at least 2 micrometers.
  • the region 20 belongs to the photodiode 14, which for example has an extension of fifty micrometers in the lateral direction.
  • an intermediate area is located adjacent to the area 20 30 of the photodiode 14, the weakly n-doped, that is n ⁇ with a Dotierstoffkonzent- ration of eg. 1 10 13 dopant atoms per cubic centimeter.
  • the intermediate region 30 was formed in the epitaxial layer 19 and has a thickness greater than 5 micrometers. Alternatively, a weakly p-doped region 30 or an undoped region 30 is used.
  • the intermediate region 30 is laterally completely surrounded by, for example, an annular connection region, of which two partial regions 32a and 32b are shown in FIG. The connection region and thus also the partial regions 32a and 32b are n-doped, but with a higher dopant concentration than the intermediate region 30.
  • connection area adjoins an equally annular, highly doped area , of which two sections 34a and 34b are shown in FIG.
  • the highly doped region and thus also the sections 34a and 34b are n + -doped to ensure a low contact resistance to the connection region.
  • Non-illustrated interconnects penetrate one or more metalization layers of the integrated circuit arrangement 10 and lead to the section 34a or 34b of the connection region.
  • a p + -doped region 42 which forms the anode of the photodiode 14, adjoins the intermediate region 30 on the side of the intermediate region 30 facing away from the substrate 12.
  • a conductive track is connected to the area 42.
  • an adaptation layer stack is applied to the pin diode 14 in the region of the recess, for example a triple-layer stack comprising:
  • a nitride layer region 48 which adjoins the oxide layer 44 and has, for example, a thickness in the range from 30 to 50 nanometers, in particular a thickness of 40 nanometers.
  • the thermal oxide layer 44 improves the surface properties of the region 42 by reducing surface recombination.
  • the oxide layer region 46 and the nitride layer region 48 have optical effects and reduce like the reflection of the incident on the pin diode 14 light.
  • the region 54 In addition to the intermediate region 30, there is a weakly p-doped region 54 in the epitaxial layer 19.
  • the region 54 adjoins the region 28 and extends up to the surface of the epitaxial layer 19.
  • the region 28 electrically conductively connects the region 54 the substrate 12.
  • npn transistor 58 In the epitaxial layer 19 are in the circuit portion 18, a plurality of active and passive components, of which in Figure 1, an npn transistor 58, a capacitor 59, an n-channel transistor 60 and a p-channel transistor 61 dar ⁇ provided are.
  • the npn transistor 58 includes a buried collector terminal region 62 which is heavily n-doped, ie, n + , and leads to a SIC collector region 64 (selectively implanted collector), ie, a co-generated self-aligned by implantation under an emitter opening ⁇ lector. Alternatively, a wider collector region 64 is used.
  • the collector region 64 is more heavily n-doped than Ai, a surrounding region 65 that is lightly doped, ie n ⁇ .
  • the collector region 64 is, for example, equally heavily doped as the connection region 62 or weaker than this connection region 62.
  • a base region 66 which is heavily p-doped, and an emitter region 68, which is heavily n-doped.
  • the oxide layer 44 or the TEOS layer 46 and a nitride layer region 70 each contain a recess above the emitter region 68, through which extends a polycrystalline emitter connection electrode 72, which serves to connect the emitter region 68.
  • a polycrystalline emitter connection electrode 72 which serves to connect the emitter region 68.
  • an optional adjoining an oxide region 74 which has been used as a hard mask in structuring the connection electrode 72 and is removed in another embodiment.
  • the oxide region, the connection electrode 72 and the nitride layer region 70 were formed by means of a photolithography structured graphical method and a common ⁇ tz suitses.
  • the capacitor 59 is arranged on a field oxide region 76 or STI (Shallow Trench Isolation) and contains, in the following order, an increasing distance from the field oxide region 76:
  • the oxide layer 44 a part of the TEOS layer 46,
  • nitride layer region 82 (corresponding to 70)
  • an optional oxide region 86 for example of silicon dioxide.
  • Spacer areas 88a and 88b of an oxide spacer surrounding the bottom electrode 78 are arranged laterally of the bottom electrode 78.
  • the oxide region 86, the cover electrode 84 and the nitride layer region 82 were patterned using the same photolithographic process with which the oxide region 74, the connection electrode 72 and the nitride layer region 70 have been patterned.
  • the field effect transistor 60 is arranged in a p-well and has a conventional structure.
  • a gate electrode 90 and oxide spacers 92a and 92b arranged laterally thereof are provided with reference symbols.
  • the field effect transistor 61 is arranged in an n-well and also has a conventional structure.
  • a gate electrode 94 and oxide spacers 96a and 96b arranged laterally are provided with reference symbols.
  • the gate electrodes 90 and 94 and the spacers 92a, 92b, 96a and 96b are covered with the TEOS layer 46.
  • the bottom electrode 78 and the gate electrodes 90 and 94 have been formed from the first polycrystalline layer Polyl that has been deposited to fabricate the circuit assembly 10.
  • the connection electrode 72 and the cover electrode 84 have been produced from a second polycrystalline layer Poly2, which after application and structuring of the first polycrystalline layer Polyl, after the witnesses of the spacers 88a, 88b, 92a, 92b, 96a and 96b, after application of the oxide layer 44 and after the application of the nitride layer has been applied, from which the Nitrid ⁇ layer region 70 and the nitride layer region 82 have been generated.
  • FIG. 1 also shows further field oxide regions (or STI) 100 to 116 which, for example, consist of silicon dioxide (or TEOS) and electrically insulate individual components or functional units of components from one another.
  • STI field oxide regions
  • TEOS silicon dioxide
  • a p-doped substrate 12 is assumed.
  • the n-doped buried layer 20 is implanted in the region for the photodiode 14 as a cathode.
  • a p-doped layer 28 is implanted in the circuit region 18, wherein preferably 1 a self-aligning process is used.
  • the single-stage epitaxy is then carried out to produce the epitaxial layer 19, with a low dopant concentration of, for example, 10 13 dopant atoms per cubic centimeter being generated in situ.
  • the epitaxial layer 19 is formed without interruption in a thickness greater than 5 microns, but preferably less than 30 microns to produce the intermediate region 30 and the i-region of the pin diode 14.
  • the cathode contact 32a, 32b is produced in the exemplary embodiment for epitaxy thicknesses up to 15 micrometers by phosphorus implantation, followed by outdiffusion at a high temperature of, for example, in the range of 1000 degrees Celsius to 1200 degrees Celsius for a duration in the range of 150 minutes to 500 minutes.
  • the same high-temperature step is used in the embodiment for producing a low p-type doping in the region 54, ie in the circuit region 18 of the epitaxial layer 19.
  • the cathode contact is made using trenches.
  • the terminal regions 32a and 32b are then produced not by diffusion, but in deep trenches, at the trench wall of which an insulating layer is produced, e.g. a silicon dioxide layer, and in the then doped polysilicon or a metal is introduced.
  • the thickness of the epitaxial layer can be further increased e.g. to over 15 microns, so that the sensitivity of the pin diode increases at approximately constant high-frequency characteristics.
  • CMOS components 60, 61 and the passive components 59 as well as for the further production of the bipolar transistors 58 in the exemplary embodiment are the known or standard method steps.
  • FIGS. 2A to 2F show production steps in the manufacture of the integrated circuit arrangement 10, in particular in connection with the application of the nitride layer region 48 serving as an antireflection coating.
  • an anti-reflection layer 44/46, 48 is applied to the photodiode 14, which consists of a lower oxide layer region 44 and 46 and an adjacent upper nitride layer region 48.
  • a thermal oxide layer 44 is used as an interface layer in order to reduce surface recombination.
  • the thickness of the oxide / nitride bilayer 44/46, 48 is optimized for a minimum reflection for the wavelength of the light for which the pin diode should be sensitive. Silicon nitride can not be deposited and patterned directly because there are other exposed nitride areas, e.g.
  • the thermal oxide layer 44 also protects the bottom electrode 78, the gate electrodes 90 and 94 and the adjoining spacers insufficient, especially since the spacers can also consist of silicon nitride. Therefore, the method step sequence explained below is performed.
  • FIG. 2A shows the anode region 42 of the pin diode and the capacitor 59, the intermediate region not being shown, which is indicated by a dashed vertical line: 120.
  • FIG. 2A shows the circuit arrangement 10 immediately after the structuring of the polycrystalline silicon Poly2.
  • the anode region 42 is covered by the thermal oxide layer 44 and by a silicon oxide layer which has a thickness of, for example, 12 nanometers.
  • a protective layer 46b is then conformally deposited, for example a silicon dioxide layer with a TEOS process (Tetra Ethylene Ortho Silicate) in a layer thickness in the range from 30 to 60 nanometers, here with a layer thickness of, for example. 40 nanometers.
  • the protective layer 46b is intended, inter alia, to protect nitride region 82 horizontally and vertically.
  • the protective layer 46b also protects the oxide layers 44 and 46a in the region of the condenser 59 from the effects of the method steps explained below. As shown in FIG.
  • a spacer element layer 122 is applied, for example a silicon nitride layer with a (LP) CVD (Low Pressure Chemical Vapor Deposition) method in a layer thickness in the range from 100 nanometers to 200 nanometers , here with a layer thickness of, for example, 150 nanometers.
  • LP Low Pressure Chemical Vapor Deposition
  • the spacer element layer 122 is subsequently treated with an anisotropic etching method, e.g. etched using a RIE (Reactive Ion Etching) method, wherein spacers or spacers are produced at stages, see, for example, spacer 130.
  • anisotropic etching the protective layer 46b serves as a stop layer and is exposed in planar areas and of, for example, 40 nanometers 20 nanometers thinned. Remains 132 of the spacer element layer 122 remain at smaller steps. However, these radicals are not further disturbing, as is also apparent from the following explanations.
  • the protective layer 46b is then removed in areas which are not covered by spacer elements 130 or which do not directly adjoin a spacing element 130.
  • the oxide layer 44/46 after the removal of the protective layer 46b has a thickness of, for example, 9.5 nanometers.
  • the spacer element 130 protrudes, for example, more than 30 nanometers beyond the surface of the oxide layer 46 lying parallel to the substrate 12 on the oxide region 86.
  • the removal of the protective layer 46b takes place, for example, anisotropically, in particular wet-chemically, for example, with hydrofluoric acid HF.
  • the protective layer 46b is selectively thinned only to the spacer 130, for example, more than half of its original thickness, but the protective layer 46b is not etched through at any point.
  • the target thickness for thinning is, for example, in the range of 5 to 15 nanometers.
  • the protective layer 46b even after removal or thinning, has its original thickness of, for example, 40 nanometers, so that it has a particularly good protective effect. even if the spacer 130 should be removed.
  • the oxide layer 46a is thinned, e.g. by 2 nanometers, wherein the layer 46 ent stands. The thickness of the oxide layer 44/46 is adjusted so that reflections of light upon entry into the pin diode are minimized.
  • a layer 48b is deposited, from which the antireflection layer or the nitride layer region 48 is to be produced.
  • the layer 48b is made of silicon nitride, with its thickness being adapted to the wavelength of the light of the application.
  • the layer thickness of the layer 48b is in the range of, for example, 30 nanometers to 60 nanometers.
  • the layer 48b is deposited on the thinned oxide layer 44/46.
  • the silicon nitride layer 48b has a layer thickness of 40 nanometers.
  • the spacer 130 thus consists of the same material as the layer 48b and becomes part of this layer 48b.
  • a hard mask layer for example a TEOS hard mask layer
  • a hard mask 140 is removed by means of a photographic lithographic process and an etching process generated from the hard mask layer.
  • the hard mask layer 48 consists of silicon dioxide.
  • the thickness of the hard mask layer is chosen so that the layer 48b can be completely patterned without etching through the hard mask.
  • FIG. 2F shows a production stage after the structuring of the layer 48b with the aid of the hard mask 140 in a, for example, wet-chemical and thus isotropic process, for example using phosphoric acid, and after removal of the hard mask 140.
  • the nitride layer region 48 which acts as an antireflection layer, has now been created.
  • the spacer element 130 is also removed, but, for example, an L-shaped thickened region 150 of the oxide layer 46 offers the nitride layer region 82 sufficient protection from the etching bath.
  • the L-shaped region 150 covers the bottom and side surface of the step on which the spacer element 130 has been disposed. In the wet-chemical etching process, therefore, the oxide layer 46 is stopped.
  • a nitride passivation layer applied at the end above the pin diode 14 is removed again in order to minimize optical interference effects in the application.
  • the same mask is used, which is also used for structuring the connection pads, so that no additional mask is required here.
  • the result is a pin diode with a bandwidth of one gigahertz at an operating voltage of 2.5 volts and a wavelength of the incident light of 650 nanometers.
  • the photosensitivity values achieved are: - 0.25 A / W (amperes per watt) at a wavelength of 405 nanometers,
  • a small operating voltage of the pin diode 14 of, for example, less than 3 volts, in particular 2.5 volts,
  • a small p / n junction capacitance of the pin diode of, for example, only about 15 picofarads per square millimeter
  • the pin diode is free of autodoping layers in particular in its middle region, so that there are no slow charge carrier diffusion effects, and the underlying n / p photodiode between the layer 20 and the layer 12 is short-circuited, in order to obtain slow charge carrier diffusion effects from the To avoid substrate.

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Abstract

Erläutert wird unter anderem eine integrierte Schaltungsan­ordnung (10), die eine pin-Fotodiode (14) und einen kochdo­tierten Anschlussbereich (62) eines Bipolartransistors (58) enthält. Durch eine geschickte Verfahrensführung wird ein Zwischenbereich (30) der pin-Diode (14) mit einer großen Tiefe und ohne Autodoping in einem mittleren Bereich herge­stellt.

Description

Beschreibung
Integrierte Schaltungsanordnung mit pin-Diode und Herstel¬ lungsverfahren
Die Erfindung betrifft unter anderem eine integrierte Schal¬ tungsanordnung, die eine pin-Diode enthält. Eine pin-Diode ist eine Diode mit einer Schichtenfolge p, i und n, wobei p einen hoch p-dotierten Bereich, i einen eigenleitenden bzw. intrinsischen oder auch nur schwach n- bzw. p-dotierten Zwi¬ schenbereich und n einen hoch n-dotierten Bereich bezeichnen. Von einem pn-Übergang unterscheidet sich der pin-Übergang vor allem durch den intrinsischen bzw. den schwach dotierten Zwischenbereich. Weil der Sperrstrom der pin-Diode hauptsäch- lieh von der Ladungsgeneration in der i-Zone abhängt, findet diese Diode Anwendung als Strahlungsdetektor, z.B. in der Kerntechnik, oder als pin-Fotodiode, insb. zum Erfassen von Licht im Wellenlängenbereich zwischen ca. vierhundert Nanome- tern bis etwa ein Mikrometer. Insbesondere haben pin-Dioden eine hohe Empfindlichkeit und hohe Erfassungsgeschwindigkei¬ ten.
Integrierte pin-Dioden haben eine höhere mögliche Frequenz¬ bandbreite als Einzelhalbleiterbauelemente, da sie direkt mit integrierten Schaltungen monolithisch verbunden sind. Insbe¬ sondere sind zwischen der pin-Diode und einem Vorverstärker keine Bonddrähte erforderlich, so dass sich in Silizium Hoch¬ frequenzanwendungen mit Frequenzen größer als 500 Megahertz oder größer als 1 Gigahertz realisieren lassen, bspw. bei der optischen Nachrichtenübertragung mit Hilfe von Glasfasern oder Kunststofffasern oder bei der optischen Datenspeiche¬ rung. Die pin-Diode wird insbesondere in eine BICMOS- Schaltung (Bipolar Complementary Metal Oxide Silicon) integ¬ riert. Die pin-Diode ist insbesondere für Licht im Bereich von 400 Nanometer bis 800 Nanometer und somit für Licht einer großen Bandbreite empfindlich. Es ist Aufgabe der Erfindung eine einfach aufgebaute integ¬ rierte Schaltungsanordnung mit pin-Diode anzugeben, die ins¬ besondere hochempfindlich und für Hochfrequenzanwendungen geeignet ist. Außerdem sollen Herstellungsverfahren für pin- 5 Dioden angegeben werden.
Die Erfindung geht von der Überlegung aus, dass eine große Bandbreite der Fotodiode hauptsächlich erreicht wird, durch:
- ein kleines Produkt aus Serienwiderstand Rs und Übergangs- 10 kapazität Cpd. Je geringer das Produkt Rs * Cpd, um so größer ist die Bandbreite.
- Der Hauptursache für die Bewegung der Ladungsträger muss Drift sein, d.h. eine Beschleunigung durch ein elektrisches Feld. Deshalb sollte die Raumladungszone die Absorptionszone
15 bzw. der Zwischenbereich der pin-Diode vollständig durchdrin¬ gen. In pin-Dioden kann die Raumladungszone mit einer ver¬ gleichsweise kleinen Sperrspannung erzeugt werden. Es kommt zu einer im Vergleich zur Drift erheblich langsameren La¬ dungsträgerdiffusion, wenn im Zwischenbereich feldfreie Zonen 20 auftreten. Die Ladungsträgerdiffusion führt zu einer geringe- >,' ren Flankensteilheit eines elektrischen Signals und damit zu einer Herabsetzung der Schaltzeiten.
Die Lichtempfindlichkeit lässt sich erhöhen durch: 25 - eine große Tiefe des Zwischenbereiches, z.B. größer als oder gleich 10 Mikrometer,
- eine Antireflexionsbeschichtung und weitere Maßnahmen zur Erhöhung des Anteils des in die pin-Diode eingekoppelten Lichts.
30
Für Hochfrequenzanwendungen mit gemischten Signalen, d.h. mit analoger Signalverarbeitung und mit digitaler Signalverarbei¬ tung, sollte der Herstellungsprozess u.a. die Herstellung der folgenden Bauelemente in einer integrierten Schaltung ermög-
35 liehen:
- vertikale NPN-Transistoren mit einer Grenzfrequenz größer 15 GHz, - Vertikale PNP-Transistoren,
- CMOS-Transistoren, und
- passive Bauelemente wie Widerstände und Kondensatoren.
Der Herstellungsprozess soll die Anwendung von Verfahren ermöglichen, die für das jeweilige Bauelement am geeignetsten sind. Außerdem sollen möglichst viele Prozessschritte für die gleichzeitige Herstellung verschiedener Bauelementarten ge¬ nutzt werden, um die Gesamtanzahl der Schritte zu verringern. Es sollen hochdotierte vergrabene Kollektoranschlussschichten und vergleichsweise dünne Epitaxieschichten für die HF- Bipolartransistoren (Hochfrequenz) genutzt werden. Anderer¬ seits wird für die Zwischenschicht der pin-Diode eine hochoh- mige Epitaxieschicht benötigt, die im Vergleich zu der für den HF-Bipolartransistor benötigten Epitaxieschicht erheblich dicker ist.
Eine Möglichkeit besteht darin, eine Kompromissdicke für die Epitaxieschicht zu wählen, wobei jedoch sowohl die Lichtemp- findlichkeit der pin-Diode als auch die Betriebseigenschaften des Bipolartransistors beeinträchtigt werden würden, z.B. die Transitfrequenz.
Eine andere Möglichkeit besteht darin die Epitaxie zu unter- brechen, um die Kollektoranschlussschicht in einer geringen Tiefe zu erzeugen, und dann die Epitaxie fortzusetzen, so dass eine Epitaxiedoppelschicht entsteht. Die tiefe Zwischen¬ zone gewährleistet eine hohe Lichtempfindlichkeit der pin- Diode. Auch die Betriebseigenschaften des Bipolartransistors werden nicht verschlechtert. Jedoch tritt ein Autodopingpro- zess beim Fortsetzen der Epitaxie auf, bei dem Dotierstoffe aus dem hochdotierten vergrabenen Anschlussbereich in die Zwischenschicht der pin-Diode gelangen und deren Hochfre¬ quenzeigenschaften erheblich beeinträchtigen.
Deshalb wird bei der Erfindung eine dicke Epitaxieschicht verwendet, die in einem einstufigen Epitaxieprozess erzeugt wird, und der vergrabene Anschlussbereich wird mit einem Implantationsverfahren erzeugt, nachdem die Epitaxieschicht für den gesamten Zwischenbereich hergestellt worden ist. Mit einer Hochenergieimplantation lässt sich der Anschlussbereich auch nachträglich bis in eine Tiefe von mehr als 700 Nanome- tern oder mehr als einem Mikrometer einbringen. Jedoch be¬ ginnt der Anschlussbereich nicht tiefer als ein Mikrometer oder als zwei Mikrometer. Die Energie bei der Implantation liegt bei einer Ausgestaltung im Bereich von 500 KeV bis 1500 KeV.
Es entsteht eine integrierte Schaltungsanordnung:
- mit einer pin-Diode,
- mit einem in der pin-Diode enthaltenen zu einer Oberfläche nahen dotierten Bereich eines Leitungstyps, bspw. einem p-
Bereich,
- mit einem in der pin-Diode enthaltenen zu der Oberfläche fernen dotierten Bereich eines anderen Leitungstyps als der Leitungstyp des oberflächennahen Bereiches der pin-Diode, bspw. ein vergrabener n-Bereich,
- mit einem in der pin-Diode enthaltenen zwischen dem ober¬ flächennahen Bereich und dem oberflächenfernen Bereich ange¬ ordneten undotierten oder im Vergleich zu dem oberflächenna¬ hen Bereich der pin-Diode mit einer schwachen Dotierung ver- sehenen Zwischenbereich,
- mit einem zu der Oberfläche nahen Bipolartransistor,
- mit einem in dem Bipolartransistor enthaltenen Basisbe¬ reich, der bei einem npn-Transistor p-dotiert und bei einem pnp-Transistor n-dotiert ist, - mit einem in dem Bipolartransistor enthaltenen, ah den
Basisbereich angrenzenden und zu der Oberfläche nahen Randbe¬ reich, z.B. ein Emitterbereich,
- mit einem in dem Bipolartransistor enthaltenen, an den Basisbereich angrenzenden und zu der Oberfläche fernen Rand- bereich, z.B. ein Kollektorbereich,
- und mit einem im Vergleich zu dem oberflächenfernen Randbe¬ reich des Bipolartransistors stärker dotierten Anschlussbe- reich, der auf der von der Oberfläche abgewandten Seite des oberflächenfernen Randbereiches angeordnet ist, - wobei der 'Zwischenbereich in einem Abschnitt, der in einer Tiefe beginnt, in der auch der Anschlussbereich beginnt, und der in einer Tiefe endet, in der auch der Anschlussbereich endet, eine konstanten Dotierstoffkonzentrationsverlauf hat oder einen Dotierstoffkonzentrationsverlauf, der sich um weniger als eine Größenordnung ändert.
Bei einer Weiterbildung liegt die Grenze von oberflächenfer— nen Bereich der pin-Diode und Zwischenbereich von der Ober¬ fläche in einer Grenztiefe von mindestens 8 Mikrometern oder von mindestens 10 Mikrometern. Der oberflächenferne Randbe¬ reich des Transistors erstreckt sich maximal in eine Tiefe von der Oberfläche, die kleiner als 1/3 oder kleiner als 1/5 der Grenztiefe ist. Damit entsteht trotz einer vergleichswei¬ se dicken Epitaxieschicht ein Bipolartransistor mit hervorra¬ genden Betriebseigenschaften, insbesondere einem niederohmi- gen Kollektoranschlusswiderstand und einer kleinen Kollektor- kapazität. Bei einer Ausgestaltung liegt die der Oberfläche nahe Grenze des Anschlussbereiches.! in einer Tiefe kleiner als 1,5 Mikrometer.
Bei einer anderen Weiterbildung sind die Zwischenschicht und der Anschlussbereich in einer einkristallinen Schicht ange¬ ordnet, insbesondere in einer Epitaxieschicht, die mit einer anderen Dotierstoffkonzentration als das Substrat erzeugt wird, und die insbesondere abgesehen von einem Randbereich mit einer homogenen Dotierstoffkonzentration erzeugt wird. Die Oberfläche, auf die bei der Nennung von Tiefen Bezug genommen wird, ist vorzugsweise eine Grenzfläche der einkri¬ stallinen Schicht.
Bei einer anderen Weiterbildung enthält die Schaltungsanord- nung ein Substrat mit einer homogenen Dotierstoffkonzentrati¬ on oder ein undotiertes Substrat, insbesondere ein Silizium¬ substrat. Die Epitaxieschicht hat am Ende des Herstellungs- Prozesses bei einer nächsten Weiterbildung im bereich der pin-Diode eine andere Dotierstoffkonzentration und/oder einen anderen Leitungstyp als das Substrat.
Die Erfindung betrifft außerdem ein Verfahren zum Herstellen der erfindungsgemäßen Schaltungsanordnung oder einer ihrer Weiterbildungen, so dass die oben genannten technischen Wir¬ kungen auch für dass Verfahren gelten. Das Verfahren enthält unabhängig von der Auflistungsreihenfolge die Schritte: - Erzeugen eines dotierten Bereiches für eine pin-Diode in einem Substrat,
- Erzeugen einer Epitaxieschicht mit einer Dicke von mindes¬ tens 5 oder mindestens 8 Mikrometern nach dem Erzeugen des Bereiches für die pin-Diode, insbesondere ohne Unterbrechung der Epitaxie und ohne Durchführung einer weiteren Epitaxie,
- Implantieren einer vergrabenen Schicht für einen Kollektor¬ anschlussbereiches eines Bipolartransistors nach dem Erzeugen der Epitaxieschicht,
- Erzeugen eines weiteren dotierten Bereiches der pin-Diode, und
- Erzeugen eines.. Bipolartransistors, der einen an den Kollek-m. toranschlussbereich angrenzenden Kollektorbereich enthält, in der Epitaxieschicht.
Die Erfindung betrifft in einem zweiten Aspekt außerdem ein einfaches Verfahren zum Herstellen einer integrierten Schal¬ tungsanordnung, insbesondere der erfindungsgemäßen Schal¬ tungsanordnung oder einer ihrer Weiterbildungen. Das Verfah¬ ren gemäß zweiten Aspekt enthält unabhängig von der Auflis- tungsreihenfolge die Schritte:
- bei der Herstellung einer integrierten Schaltungsanordnung Erzeugen einer Topologie, die mindestens eine Stufe enthält, an der zu schützendes Material angrenzt,
- Erzeugen einer Schutzschicht, die auch die Stufe bedeckt, - Erzeugen einer Abstandselementschicht nach dem Erzeugen der
Schutzschicht, - anisotropes Ätzen der Abstandselementschicht unter Erzeugen eines Abstandselements bzw. Spacers an der Stufe,
- Dünnen oder vollständiges Entfernen der Schutzschicht in Bereichen, die nicht von einem Abstandselement bedeckt sind, wobei mindestens ein Restbereich der Schutzschicht an dem zu schützenden Material verbleibt,
- Aufbringen einer NutzSchicht nach dem Dünnen oder dem Ent¬ fernen der Schutzschicht,
- Strukturieren der Nutzschicht unter gleichzeitigem Entfer- nen des Abstandselements, wobei das zu schützende Material von dem Restbereich geschützt wird.
Das Verfahren lässt sich für viele Anwendungen einsetzen, bei denen vor dem Strukturieren einer Nutzschicht zu schützendes Material an Stufen gezielt mit einer Schutzschicht abgedeckt wird. Insbesondere können die Spacer beim Strukturieren ent¬ fernt werden, weil der noch ungedünnte bzw. nicht entfernte Restbereich der Schutzschicht ausreichend Schutz bietet.
Bei einer Weiterbildung des Verfahrens gemäß zweitem Aspekt verbleibt nach dem Beenden des Dünnens der?.' Schutzschicht eine Teilschicht der Schutzschicht in Bereichen, die nicht von einem Abstandselement bedeckt sind. Das Strukturieren wird selektiv zu der Teilschicht durchgeführt, so dass die Teil- Schicht als Ätzstoppschicht dient und eine unter der Schutz¬ schicht liegende Schicht nicht beschädigt wird.
Bei einer nächsten Weiterbildung des Verfahrens gemäß zweitem Aspekt enthalten das zu schützende Material, das Material der Abstandselementschicht und das Material der Nutzschicht min¬ destens einen gleichen Materialbestandteil, insbesondere gebundenen Stickstoff bspw. in Siliziumnitrid oder in Oxy- nitrid. Alternativ sind die genannten Materialien einander gleiche Materialien, insbesondere Siliziumnitrid. Bei den beiden Alternativen können komplizierte Strukturierungspro- zesse unter Verwendung nur weniger bzw. unter Verwendung von ähnlichen Materialien auf einfache Art und insbesondere mit wenigen Prozessschritten durchgeführt werden.
■Bei einer nächsten Weiterbildung ist die Schutzschicht eine Oxidschicht, insbesondere eine Siliziumoxidschicht, wie eine thermische Oxidschicht oder eine TEOS-Schicht. Die Struktu¬ rierung selektiv zu Oxidschichten wird gut beherrscht, so dass das Verfahren mit hoher Ausbeute durchgeführt werden kann, insbesondere auch bei dünnen Schutzschichten.
Bei einer nächsten Weiterbildung wird die Nutzschicht nass¬ chemisch strukturiert, vorzugsweise unter Verwendung einer Hartmaske und/oder unter Verwendung von Phosphorsäure. Damit lässt sich die Nutzschicht mit hohen Ätzraten, geringem appa- rativen Aufwand und ohne Beschädigungen am Wafer strukturie¬ ren, wie sie bspw. durch ein Plasma hervorgerufen werden können.
Bei anderen Weiterbildungen ist das zu schützende Material enthalten in:
- einem Dielektrikum eines Kondensators, insbesondere eines Kondensators, bei dem eine Elektrode oder beide Elektroden polykristallines Silizium enthalten oder aus polykristallinem Silizium bestehen, - einer ladungsspeichernden Schicht eines Speichertransis¬ tors, insbesondere in einer allseitig elektrisch isolierten Schicht,
- oder in einem Abstandselement seitlich der Gateelektrode eines Feldeffekttransistors oder im Gatedielektrikum eines Feldeffekttransistors.
Das zu schützende Material ist in allen drei Fällen bei einer Ausgestaltung Bestandteil eines ONO-Schichtstapels (Oxid - Nitrid - Oxid bzw. Oxynitrid) , insbesondere Bestandteil der nitridhaltigen Schicht bzw. Schichten eines solchen Stapel. Aber auch Nitrid-Einfachschichten sind bei alternativen Wei- terbildungen in den drei genannten Bauelementen vor Ätzan¬ griffen zu schützen.
Bei einer nächsten Weiterbildung bedeckt die Nutzschicht ein lichtempfindliches Element, insbesondere eine pin-Diode, eine pn-Fotodiode oder ein CCD-Element (Carged Coupled Device) . Die Nutzschicht ist bei einer Weiterbildung als Antireflexi- onsschicht ausgebildet. Bei einer Ausgestaltung werden nit- ridhaltige Materialien als Antireflexionsschicht verwendet. Bei der Strukturierung werden andere Bauelemente mit nitrid— haltigen Teilbereichen oder Teilbereichen aus Nitrid durch die Schutzschicht wirksam geschützt. Dies gilt auch dann, wenn das Abstandselement ebenfalls nitridhaltig ist oder aus einem Nitrid besteht.
Bei einer anderen Weiterbildung wird das lichtempfindliche Element durch einen SchichtStapel bedeckt, der in der angege¬ benen Reihenfolge mit zunehmendem Abstand zu dem lichtemp¬ findlichen Element enthält: - eine thermische Oxidschicht,
- eine abgeschiedene Oxidschicht, und
- die Nutzschicht.
Der Schichtstapel führt zu einem hochempfindlichen Fotoele- itient, weil sehr viel eintreffendes Licht eingekoppelt wird.
Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen: Figur 1 eine integrierte Schaltungsanordnung mit pin-Diode, und
Figur 2A bis 2F
Herstellungsstufen bei der Herstellung der integ¬ rierten Schaltungsanordnung.
Figur 1 zeigt eine integrierte Schaltungsanordnung 10, die einen p-dotierter Substratbereich 12 mit einer Dotierstoff¬ konzentration von bspw. 2 1015 Dotieratomen je Kubikzentime- ter, eine pin-Fotodiode 14 und einen Schaltungsbereich 18 enthält. Der Substratbereich 12 ist beispielsweise in einer Halbleiterscheibe enthalten, z.B. in einem Siliziumwafer oder in einem Siliziumplättchen bzw. Chip. In dem Substrat und in einer Epitaxieschicht 19 wurde beispielsweise mit dem unten näher erläuterten Verfahren ein vergrabener n+-Bereich 20 erzeugt, wobei n+ eine hohe DotierstOffkonzentration eines Dotierstoffes bezeichnet, der zu einem n-Leitungstyp führt, d.h. beispielsweise von Arsen oder Phosphor. Der Bereich 20 grenzt an den Substratbereich an und hat eine Dicke von bspw. einem Mikrometer. In der gleichen Ebene wie der Bereich 20 befindet sich unterhalb des Schaltungsbereiches 18 ein ver¬ grabener p+-Bereich 28. Der Bereich 28 grenzt an den Sub¬ stratbereich 12 und auch an den Bereich 20 an. Der Bereich 28 befindet sich ebenfalls in dem Substrat und in der Epitaxie¬ schicht 19. Im Ausführungsbeispiel ist der Bereich 28 dicker als der Bereich 20 und hat bspw. eine Dicke von mehreren Mikrometern, z.B. von mindestens 2 Mikrometern.
Der Bereich 20 gehört zu der Fotodiode 14, die beispielsweise eine Ausdehnung von fünfzig Mikrometern in lateraler Richtung hat. Über dem Bereich 20 befindet sich angrenzend an den Bereich 20 ein Zwischenbereich 30 der Fotodiode 14, der schwach n-dotiert ist, d.h. n~ mit einer Dotierstoffkonzent- ration von bspw. 1 1013 Dotierstoffatomen je Kubikzentimeter. Der Zwischenbereich 30 wurde in der Epitaxieschicht 19 ausge¬ bildet und hat eine Dicke größer 5 Mikrometer. Alternativ wird ein schwach p-dotierter Be'reich 30 verwendet oder ein undotierter Bereich 30. Der Zwischenbereich 30 ist seitlich vollständig von einem beispielsweise ringförmigen Anschluss¬ bereich umgeben ist, von dem in Figur 1 zwei Teilbereiche 32a und 32b dargestellt sind. Der Anschlussbereich und damit auch die Teilbereiche 32a und 32b sind n-dotiert, jedoch mit einer höheren Dotierstoffkonzentration als der Zwischenbereich 30.
An seinem substratfernen Abschnitt grenzt der Anschlussbe¬ reich an einen ebenfalls ringförmigen hochdotierten Bereich an, von dem in Figur 1 zwei Abschnitte 34a und 34b darge¬ stellt sind. Der hochdotierte Bereich und damit auch die Abschnitte 34a und 34b sind zur Gewährleistung eines geringen Kontaktwiderstandes zum Anschlussbereich n+-dotiert. Nicht dargestellte Leitbahnen durchdringen eine oder mehrere Metal¬ lisierungslagen der integrierten Schaltungsanordnung 10 und führen zu dem Abschnitt 34a bzw. 34b des Anschlussbereiches.
An den Zwischenbereich 30 grenzt auf der dem Substrat 12 abgewandten Seite des Zwischenbereiches 30 an diesen ein p+- dotierter Bereich 42, welcher die Anode der Fotodiode 14 bildet. Eine nicht dargestellte Leitbahn ist mit dem Bereich 42 verbunden.
Über dem Bereich 42 befindet sich in den Metallisierungslagen eine nicht dargestellt Aussparung, durch die Licht zur Foto¬ diode 14 gelangt, um deren elektrische Eigenschaften zu be¬ einflussen. Damit einfallendes Licht möglichst vollständig in die Fotodiode 14 eindringen kann, ist auf der pin-Diode 14 im Bereich der Aussparung ein AnpassungsschichtStapel aufge¬ bracht, bspw. ein DreifachschichtStapel aus:
- einer thermischen Oxidschicht 44 angrenzend an den Bereich 42 mit einer Schichtdicke von bspw. einigen Nanometern, z.B. im Bereich von 3 bis 10 Nanometern, hier von 4,5 Nanometern, - einem TEOS-Oxidschichtbereich 46 angrenzend an die thermi¬ sche Oxidschicht 44, wobei die Oxidschicht 46 eine Dicke im Bereich von 3 bis 15 Nanometern hat, insbesondere eine Dicke von 5 Nanometern, und
- einem Nitridschichtbereich 48, der an die Oxidschicht 44 angrenzt und bspw. eine Dicke im Bereich von 30 bis 50 Nano¬ metern hat, insbesondere eine Dicke von 40 Nanometer.
Die thermische Oxidschicht 44 verbessert die Oberflächenei¬ genschaften des Bereiches 42 durch eine Verringerung der Oberflächenrekombination. Der Oxidschichtbereich 46 und der Nitridschichtbereich 48 haben optische Wirkungen und verrin- gern die Reflexion des auf die pin-Diode 14 auftreffenden Lichtes.
Neben dem Zwischenbereich' 30 befindet sich ein schwach p- dotierter Bereich 54 in der Epitaxieschicht 19. Der Bereich 54 grenzt an den Bereich 28 und erstreckt sich bis zur Ober¬ fläche der Epitaxieschicht 19. Somit verbindet der Bereich 28 den Bereich 54 elektrisch leitfähig mit dem Substrat 12.
In der Epitaxieschicht 19 befinden sich im Schaltungsbereich 18 eine Vielzahl von aktiven und passiven Bauelementen, von denen in Figur 1 ein npn-Transistor 58, ein Kondensator 59, ein n-Kanal-Transistor 60 und ein p-Kanal-Transistor 61 dar¬ gestellt sind. Der npn-Transistor 58 enthält einen vergrabe- nen Kollektoranschlussbereich 62, der stark n-dotiert ist, d.h. n+, und zu einem SIC-Kollektorbereich 64 (Selektiv Im¬ plantierter Kollektor) führt, d.h. einen selbstausrichtend durch Implantation unter einer Emitteröffnung erzeugten Kol¬ lektor. Alternativ wird ein breiterer Kollektorbereich 64 verwendet. Der Kollektorbereich 64 ist stärker n-dotiert als Ai?ein ihn umgebender Bereich 65, der schwach dotiert ist, d.h. n~. Der Kollektorbereich 64 ist bspw. gleich stark wie der Anschlussbereich 62 oder schwächer als dieser Anschlussbe¬ reich 62 dotiert. Oberhalb des Kollektorbereiches 64 befindet sich ein Basisbereich 66, der stark p-dotiert ist und ein Emitterbereich 68, der stark n-dotiert ist.
Die Oxidschicht 44 bzw. die TEOS-Schicht 46 und ein Nitrid¬ schichtbereich 70 enthalten oberhalb des Emitterbereiches 68 jeweils eine Aussparung, durch die sich eine polykristalline Emitter-Anschlusselektrode 72 erstreckt, die zum Anschluss des Emitterbereiches 68 dient. Oberhalb der Anschlusselektro¬ de 72 grenzt ein optional ein Oxidbereich 74 an, der als Hartmaske beim Strukturieren der Anschlusselektrode 72 ver- wendet worden ist und bei einem anderen Ausführungsbeispiel entfernt wird. Der Oxidbereich, die Anschlusselektrode 72 und der Nitridschichtbereich 70 wurden mit Hilfe eines fotolitho- grafischen Verfahrens und eines gemeinsamen Ätzschrittes strukturiert.
Der Kondensator 59 ist auf einem Feldoxidbereich 76 oder STI (Shallow Trench Isolation) angeordnet und enthält in der folgenden Reihenfolge mit zunehmenden Abstand zu dem Feld¬ oxidbereich 76:
- eine polykristalline Bodenelektrode 78 aus Silizium,
- die Oxidschicht 44, - einen Teil der TEOS-Schicht 46,
- einen Nitridschichtbereich 82 (entspricht 70),
- eine polkristalline Deckelektrode 84 aus Silizium, und
- einen optionalen Oxidbereich 86, bspw. aus Siliziumdioxid.
Seitlich der Bodenelektrode 78 sind Spacerbereiche 88a und 88b eines die Bodenelektrode 78 umschließenden Oxidspacers angeordnet. Der Oxidbereich 86, die Deckelektrode 84 und der Nitridschichtbereich 82 wurden mit dem gleichen fotolithogra- fischen Verfahren strukturiert, mit dem auch der Oxidbereich 74, die Anschlusselektrode 72 und der Nitridschichtbereich 70 strukturiert worden sind. u
Der Feldeffekttransistor 60 ist in einer p-Wanne angeordnet und hat einen üblichen Aufbau. Beispielhaft sind eine Gatee- lektrode 90 und seitlich davon angeordnete Oxidspacer 92a und 92b mit Bezugszeichen versehen. Der Feldeffekttransistor 61 ist dagegen in einer n-Wanne angeordnet und hat ebenfalls einen üblichen Aufbau. Beispielhaft sind eine Gateelektrode 94 und seitlich davon angeordnete Oxidspacer 96a und 96b mit Bezugszeichen versehen. Die Gateelektroden 90 und 94 sowie die Spacer 92a, 92b, 96a und 96b sind mit der TEOS-Schicht 46 bedeckt.
Die Bodenelektrode 78 und die Gateelektroden 90 und 94 sind aus der ersten polykristallinen Schicht Polyl erzeugt worden, die zum Herstellen der Schaltungsanordnung 10 aufgebracht worden ist. Die Anschlusselektrode 72 und die Deckelektrode 84 sind dagegen aus einer zweiten polykristallinen Schicht Poly2 erzeugt worden, die nach dem Aufbringen und Strukturie¬ ren der ersten polykristallinen Schicht Polyl, nach dem Er¬ zeugen der Spacer 88a, 88b, 92a, 92b, 96a und 96b, nach dem Aufbringen der Oxidschicht 44 und nach dem Aufbringen der Nitridschicht aufgebracht worden ist, aus der der Nitrid¬ schichtbereich 70 und der Nitridschichtbereich 82 erzeugt worden sind.
In der Figur 1 sind außerdem weitere Feldoxidbereiche (oder STI) 100 bis 116 dargestellt, die beispielsweise aus Silizi¬ umdioxid (oder TEOS) bestehen und einzelne Bauelemente bzw. Funktionseinheiten von Bauelementen untereinander elektrisch isolieren.
Bei der Herstellung der Schaltungsanordnung 10 wird bei¬ spielsweise von einem p-dotierten Substrat 12 ausgegangen. Die n-dotierte vergrabene Schicht 20 wird im Bereich für die Fotodiode 14 als Kathode implantiert. Eine p-dotierte Schicht 28 wird in dem Schaltungsbereich 18 implantiert, wobei vor¬ zugsweise1 ein selbstausrichtender Prozess verwendet wird. Danach wird die einstufige Epitaxie zur Erzeugung der Epita¬ xieschicht 19 durchgeführt, wobei in-situ eine geringe Do- tierstoffkonzentration von bspw. 1013 Dotierstoffatomen je Kubikzentimeter erzeugt wird. Die Epitaxieschicht 19 wird ohne Unterbrechung in einer Dicke größer als 5 Mikrometer aber vorzugsweise kleiner als 30 Mikrometer ausgebildet, um den Zwischenbereich 30 bzw. den i-Bereich der pin-Diode 14 zu erzeugen.
Der Kathodenkontakt 32a, 32b wird im Ausführungsbeispiel für Epitaxiedicken bis 15 Mikrometer durch Phosphorimplantation erzeugt, gefolgt von einer Ausdiffusion bei einer hohen Tem¬ peratur von bspw. im Bereich von 1000 Grad Celsius bis 1200 Grad Celsius für eine Dauer im Bereich von 150 Minuten bis 500 Minuten. Der gleiche Hochtemperaturschritt wird bei dem Ausführungs¬ beispiel zum Erzeugen einer geringen p-Dotierung im Bereich 54 genutzt, d.h. im Schaltungsbereich 18 der Epitaxieschicht 19. Damit wird im Schaltungsbereich 18 in der Nähe der Ober- fläche die gleiche Dotierstoffkonzentration wie in dem P- Substrat 12 erzeugt.
Alternativ wird der Kathodenkontakt jedoch unter Verwendung von Gräben hergestellt. Die Anschlussbereiche 32a und 32b werden dann nicht durch Diffusion, sondern in tiefen Gräben erzeugt, an deren Grabenwand eine isolierende Schicht erzeugt wird, z.B. eine Siliziumdioxidschicht, und in die dann do¬ tiertes Polysilizium oder auch ein Metall eingebracht wird. Bei diesem alternativen Ausführungsbeispiel lässt sich die Dicke der Epitaxieschicht weiter erhöhen z.B. auf über 15 Mikrometer, so dass sich die Empfindlichkeit der pin-Diode bei näherungsweise gleichbleibenden Hochfrequenzeigenschaften erhöht.
Erst danach wird die Hochenergieimplantation für den Kollek¬ toranschlussbereich 62 durchgeführt,« so dass Autodoping in einem mittleren Bereich der Zwischenschicht vermieden wird. Die Verfahrensschritte zur Herstellung der CMOS-Bauelemente 60, 61 und der passiven Bauelemente 59 sowie für die weitere Herstellung der Bipolartransistoren 58 sind in dem Ausfüh¬ rungsbeispiel die bekannten bzw. standardmäßig durchgeführten Verfahrensschritte.
Die Figuren 2A bis 2F zeigen Herstellungsstufen bei der Her- Stellung der integrierten Schaltungsanordnung 10, insbesonde¬ re im Zusammenhang mit dem Aufbringen des als Antireflexions- schicht dienenden Nitridschichtbereiches 48.
Am Ende des FEOL-Prozesses (Front End Of Line) , d.h. nach dem Herstellen der Halbleiterbauelemente 58, 60, 61 aber vor dem Herstellen der ersten Metallisierungslage, wird eine Antire- flexionsschicht 44/46, 48 auf der Photodiode 14 aufgebracht, die aus einem unteren Oxidschichtbereich 44 und 46 und einem daran angrenzenden oberen Nitridschichtbereich 48 besteht. Im Ausführungsbeispiel wird eine thermische Oxidschicht 44 als Interfaceschicht verwendet, um die Oberflächenrekombination zu verringern.
Die Dicke der Oxid/Nitrid-Doppelschicht 44/46, 48 ist auf eine minimale Reflexion für die Wellenlänge des Lichtes opti¬ miert, für das die pin-Diode empfindlich sein soll. Silizium- nitrid kann nicht direkt abgeschieden und strukturiert wer¬ den, weil es noch andere freiliegende Nitridgebiete gibt, z.B. den Nitridschichtbereich 70 bzw. 82. Die thermische Oxidschicht 44 schützt außerdem die Bodenelektrode 78, die Gateelektroden 90 und 94 sowie die daran angrenzenden Spacer nur unzureichend, zumal die Spacer auch aus Siliziumnitrid bestehen können. Deshalb wird die im Folgenden erläuterte Verfahrensschrittfolge durchgeführt.
Figur 2A zeigt den Anodenbereich 42 der pin-Diode und den Kondensator 59, wobei der dazwischen liegende Bereich nicht dargestellt ist, -was durch eine gestrichelte vertikale Linie : 120 angedeutet ist. In Figur 2A ist die Schaltungsanordnung 10 unmittelbar nach der Strukturierung des polykristallinen Siliziums Poly2 gezeigt. Der Anodenbereich 42 ist von der thermischen Oxidschicht 44 bedeckt und von einer Siliziumdi¬ oxidschicht, die eine Dicke von bspw. 12 Nanometer hat.
Wie in Figur 2B dargestellt ist, wird anschließend konform eine Schutzschicht 46b abgeschieden, bspw. eine Siliziumdi- oxidschicht mit einem TEOS-Verfahren (Tetra Ethylen Ortho Silicate) in einer Schichtdicke im Bereich von 30 bis 60 Nanometer, hier mit einer Schichtdicke von bspw. 40 Nanome¬ ter. Die Schutzschicht 46b soll u.a. Nitridbereich 82 hori¬ zontal und vertikal schützen. Die Schutzschicht 46b schützt außerdem die Oxidschichten 44 und 46a im Bereich des Konden¬ sators 59 vor den Einwirkungen der weiter unten erläuterten Verfahrensschritte. Wie in Figur 2B dargestellt ist, wird nach dem ganzflächigen Aufbringen der Schutzschicht 46b eine Abstandselementschicht 122 aufgebracht, bspw. eine Siliziumnitridschicht mit einem (LP) CVD-Verfahren (Low Pressure Chemical Vapor Deposition) in einer Schichtdicke im Bereich von 100 Nanometern bis 200 Nanometern, hier mit einer Schichtdicke von beispielsweise 150 Nanometern.
Wie weiter in Figur 2C dargestellt ist, wird die Abstandsele¬ mentschicht 122 anschließend mit einem anisotropen Ätzverfah¬ ren, z.B. mit einem RIE-Verfahren (Reactive Ion Etching) geätzt, wobei an Stufen Abstandselemente bzw. Spacer erzeugt werden, siehe bspw. Abstandselement 130. Beim anisotropen Ätzen dient die Schutzschicht 46b als Stoppschicht und wird in planaren Bereichen freigelegt sowie von bspw. 40 Nanometer auf 20 Nanometer gedünnt. An kleineren Stufen verbleiben Reste 132 der Abstandselementschicht 122. Diese Reste sind aber nicht weiter störend, wie sich auch aus den folgenden Erläuterungen ergibt.
Wie in Figur 2D dargestellt ist, wird danach die Schutz¬ schicht 46b in Bereichen entfernt, die nicht von Abstandsele¬ menten 130 bedeckt sind bzw. die nicht unmittelbar an ein Abstandselement 130 grenzen. Im Ausführungsbeispiel hat die Oxidschicht 44/46 nach dem Entfernen der Schutzschicht 46b eine Dicke von bspw. 9,5 Nanometern. Somit ragt das Ab¬ standselement 130 um bspw. mehr als 30 Nanometer über die zum Substrat 12 parallel liegende Oberfläche der Oxidschicht 46 auf dem Oxidbereich 86 hinaus. Das Entfernen der Schutz¬ schicht 46b erfolgt bspw. anisotrop, insb. nasschemisch bspw. mit Flusssäure HF. Eine Unterätzung des Abstandselementes 130 in gewissen Grenzen wird hingenommen, da die laterale Ausdeh¬ nung am Fuß des Abstandselementes größer als die Schichtdicke der Schutzschicht 46b ist, insbesondere mehr als doppelt so groß. Bei einem anderen Ausführungsbeispiel wird die Schutzschicht 46b dagegen selektiv zu dem Abstandselement 130 nur gedünnt, bspw. um mehr als die Hälfte ihrer ursprünglichen Dicke, wobei die Schutzschicht 46b jedoch an keiner Stelle durchätzt wird. Die Zieldicke für das Dünnen liegt bspw. im Bereich von 5 bis 15 Nanometer.
Unter dem Abstandselement 130 und zwischen dem Abstandsele¬ ment 130 und der Deckelektrode 84 bzw. dem Nitridbereich hat die Schutzschicht 46b dagegen auch nach dem Entfernen bzw. Dünnen ihre ursprüngliche Dicke von bspw. 40 Nanometern, so dass sie hier eine besonders gute Schutzwirkung hat, auch wenn das Abstandselement 130 entfernt werden sollte. Beim Entfernen der Schutzschicht 46b wird außerdem die Oxidschicht 46a gedünnt, z.B. um 2 Nanometer, wobei die Schicht 46 ent¬ steht. Die Dicke der Oxidschicht 44/46 wird so eingestellt, dass Reflexionen von Licht beim Eintritt in die pin-Diode minimiert werden.
Wie in Figur 2E dargestellt ist, wird nach dem Entfernen der freiliegenden Bereiche der Schicht 46b eine Schicht 48b abge¬ schieden aus der die Antireflexionsschicht bzw. der Nitrid¬ schichtbereich 48 erzeugt werden soll. Die Schicht 48b be¬ steht im Ausführungsbeispiel aus Siliziumnitrid wobei ihre Dicke auf die Lichtwellenlänge der Anwendung angepasst wird. Die Schichtdicke der Schicht 48b liegt im Bereich von bspw. 30 Nanometern bis 60 Nanometern. Die Schicht 48b wird auf der gedünnten Oxidschicht 44/46 abgeschieden. Im Ausführungsbei¬ spiel hat die Silizium-Nitridschicht 48b eine Schichtdicke von 40 Nanometern. Das Abstandselement 130 besteht somit aus dem gleichen Material wie die Schicht 48b und wird ein Teil dieser Schicht 48b.
Nach dem Abscheiden der Schicht 48b wird eine Hartmasken- schicht, z.B. eine TEOS-Hartmaskenschicht, aufgebracht und strukturiert, wobei eine Hartmaske 140 oberhalb des Bereiches 42 erzeugt wird. Die Hartmaske 140 wird mit Hilfe eines foto- lithografischen Verfahrens und eines Ätzprozesses aus der Hartmaskenschicht erzeugt. Bspw. besteht die Hartmasken¬ schicht 48 aus Siliziumdioxid. Beim Strukturieren der Hart¬ maskenschicht wird auf der Schicht 48b gestoppt. Die Dicke der Hartmaskenschicht ist so gewählt, dass die Schicht 48b vollständig strukturiert werden kann ohne dass dabei die Hartmaske durchätzt wird.
Figur 2F zeigt eine Herstellungsstufe nach dem Strukturieren der Schicht 48b mit Hilfe der Hartmaske 140 in einem bspw. nasschemischen und damit isotropen Prozess, bspw. unter Ver¬ wendung von Phosphorsäure, und nach dem Entfernen der Hart¬ maske 140. Unter dem Bereich, an dem sich die Hartmaske 140 befand, ist nun der als Antireflexionsschicht wirkende Nit- ridschichtbereich 48 entstanden. Beim Strukturieren der Nit¬ ridschicht 48b wird auch das Abstandselement 130 entfernt, jedoch bietet bspw. ein L-förmiger verdickter Bereich 150 der Oxidschicht 46 dem Nitridschichtbereich 82 ausreichend Schutz vor dem Ätzbad. Der L-förmige Bereich 150 bedeckt den Boden und die Seitenfläche der Stufe, an der auch das Abstandsele- mentoi 130 angeordnet gewesen ist. Bei dem nasschernischen Ätz- prozess wird also auf der Oxidschicht 46 gestoppt.
Am Ende des BEOL-Prozesses (Back End Of Line) , d.h. nach dem Herstellen der Metallisierungslagen wird eine am Schluss aufgebrachte Nitrid-Passivierungsschicht oberhalb der pin- Diode 14 wieder entfernt, um in der Anwendung optische Inter¬ ferenzeffekte zu minimieren. Dazu wird die gleiche Maske verwendet, die auch zum Strukturieren der Anschlusspads ver- wendet wird, so dass hier keine zusätzliche Maske erforder¬ lich ist.
Es entsteht eine pin-Diode mit einer Bandbreite von einem Gigahertz bei einer Betriebsspannung von 2,5 Volt und einer Wellenlänge des auftreffenden Lichts von 650 Nanometer. Die erreichten Lichtempfindlichkeitswerte sind: - 0,25 A/W (Ampere je Watt) bei einer Wellenlänge von 405 Nanometer,
- 0,4 A/W bei einer Wellenlänge von 650 Nanometer, und
- 0,35 A/W bei einer Wellenlänge von 780 Nanometer.
Es ergeben sich die folgenden technischen Wirkungen:
- eine einfache Verfahrensführung bei der nur ein Epita- xieprozess erforderlich ist, bei dem nur 4 zusätzliche Foto¬ masken für die Herstellung der pin-Diode erforderlich sind und bei dem nur 3 zusätzliche Fotomasken für die Herstellung des Hochfrequenz NPN-Transistors 58 erforderlich sind,
- eine kleine Betriebsspannung der pin-Diode 14, von bspw. kleiner 3 Volt, insbesondere von 2,5 Volt,
- eine kleine p/n-Sperrschichtkapazität der pin-Diode von bspw. nur rund 15 Pikofarad je Quadratmillimeter,
- ein kleiner Serienwiderstand der pin-Diode,
- die pin-Diode ist insbesondere in ihrem mittleren Bereich frei von Autodopingschichten, so dass es keine langsamen Ladungsträgerdiffusionseffekte gibt, und - die darunter liegende n/p-Fotodiode zwischen der Schicht 20 und der Schicht 12 wird kurzgeschlossen, um damit langsame Ladungsträgerdiffusionseffekte aus dem Substrat zu vermeiden.

Claims

Patentansprüche
1. Integrierte Schaltungsanordnung (10), mit einer pin-Diode (14) , mit einem in der pin-Diode (14) enthaltenen zu einer Oberflä¬ che nahen dotierten Bereich (42) eines Leitungstyps, mit einem in der pin-Diode (14) enthaltenen zu der Oberfläche fernen dotierten Bereich (20) eines anderen Leitungstyps als der Leitungstyp des oberflächennahen Bereiches (42) der pin- Diode (14), mit einem in der pin-Diode (14) enthaltenen zwischen dem oberflächennahen Bereich (42) und dem oberflächenfernen Be¬ reich (20) angeordneten undotierten oder im Vergleich zu dem oberflächennahen Bereich (42) der pin-Diode (14) mit einer schwachen Dotierung versehenen Zwischenbereich (30) , mit einem zu der Oberfläche nahen Bipolartransistor (58) , mit einem in dem Bipolartransistor (58) enthaltenen Basisbe¬ reich (66) , mit einem in dem Bipolartransistor (58) enthaltenen, an den Basisbereich (66) angrenzenden und zu der Oberfläche nahen Randbereich (68), e>- mit einem in dem Bipolartransistor (58) enthaltenen, an den Basisbereich (66) angrenzenden und zu der Oberfläche fernen Randbereich (64), und mit einem Anschlussbereich (62), der auf der von der
Oberfläche abgewandten Seite des oberflächenfernen Randberei¬ ches (64) angeordnet ist, wobei der Zwischenbereich (30) in einem Abschnitt, der in einer Tiefe beginnt, in der auch der Anschlussbereich (62) beginnt, und der in einer Tiefe endet, in der auch der An¬ schlussbereich (62) endet, eine konstanten Dotierstoffkon- zentrationsverlauf hat oder einen' Dotierstoffkonzentrations- verlauf, der sich um weniger als eine Größenordnung ändert.
2. Schaltungsanordnung (10) nach Anspruch 1, wobei die Grenze von oberflächenfernen Bereich (20) der pin-Diode (14) und Zwischenbereich (30) von der Oberfläche in einer Grenztiefe von mindestens 5 oder 8 Mikrometern oder von mindestens 10 Mikrometern angeordnet ist, und wobei sich der oberflächenferne Randbereich (64) des Transistors (58) maximal in eine Tiefe von der Oberfläche erstreckt, die kleiner als 1/3 oder kleiner als 1/5 der Grenztiefe ist.
3. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Zwischenbereich (30) und der Anschlussbereich (62) in einer einkristallinen Schicht (19) angeordnet sind, insbesondere in einer Epitaxie¬ schicht (19), wobei die Oberfläche vorzugsweise eine Grenzfläche der ein¬ kristallinen Schicht (19) ist.
4. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltungsanord¬ nung (10) ein Substrat (12) mit einer homogenen Dotierstoff¬ konzentration oder ein undotiertes Substrat (12) enthält.
■J 5. Schaltungsanordnung (10) nach Anspruch 3 '.oder 4, dadurch gekennzeichnet, dass die Epitaxieschicht (19) im Bereich der pin-Diode (14) eine andere Dotierstoffkonzentration als das Substrat (12) hat, und dass die Epitaxieschicht (19) im Bereich von mindestens einem Transistor (58, 60, 61) die gleiche Oberflächen- Dotierstoffkonzentration wie das Substrat (12) hat.
6. Verfahren zum Herstellen einer integrierten Schaltungsan- Ordnung (10) mit pin-Diode (14) und Bipolartransistor (58) , insbesondere einer Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die Schritte:
Erzeugen eines dotierten Bereiches (20) für eine pin-Diode (14) in einem Substrat (12), Erzeugen einer Epitaxieschicht (19) mit einer Dicke von min¬ destens 5 oder 8 Mikrometern nach dem Erzeugen des Bereiches (20) für die pin-Diode (14),
Implantieren eines vergrabenen Anschlussbereiches (62) für einen Anschluss eines Bipolartransistors (58) nach dem Erzeu¬ gen der Epitaxieschicht (19) ,
Erzeugen eines weiteren dotierten Bereiches (42) der pin- Diode (14) mit entgegengesetztem Leitungstyp im Vergleich zu dem Leitungstyp des zuerst erzeugten Bereiches (20) der pin- Diode (14) in der Epitaxieschicht (19) , und
Erzeugen eines Bipolartransistors (58) , der einen an den Anschlussbereich (62) angrenzenden Randbereich (64) enthält, in der Epitaxieschicht (19) .
7. Verfahren zum Herstellen einer integrierten Schaltungsan¬ ordnung (10) , mit den Schritten: bei der Herstellung einer integrierten Schaltungsanordnung (10) Erzeugen einer Topologie, die mindestens eine Stufe enthält, an der zu schützendes Material (82) angrenzt,
Erzeugen einer Schutzschicht (46b) , die auch die Stufe be¬ deckt,
Erzeugen einer Abstandselementschicht (122) nach dem Erzeugen der Schutzschicht (46b), anisotropes Ätzen der Abstandselementschicht (122) unter
Erzeugen mindestens eines Abstandselements (130) an der Stu¬ fe,
Dünnen oder vollständiges Entfernen der Schutzschicht (46b) in Bereichen, die nicht von dem Abstandselement (130) bedeckt sind, wobei mindestens ein Restbereich (150) der Schutz¬ schicht (46b) an dem zu schützenden Material (82) verbleibt, Aufbringen einer Nutzschicht (48b) nach dem Dünnen oder dem Entfernen der Schutzschicht (46b) , Strukturieren der Nutzschicht (48b) unter gleichzeitigem Entfernen des Abstandselements (130) , wobei das zu schützende Material (82) von dem Restbereich (150) geschützt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass nach dem Beenden des Dünnens der Schutzschicht (46b) eine Teilschicht der Schutzschicht (46b) in Bereichen verbleibt, die nicht von einem Abstandselement (130) bedeckt sind, und dass das Strukturieren selektiv zu der Teilschicht durch¬ geführt wird, oder dass die Schutzschicht (46b) vollständig in Bereichen entfernt wird, die nicht von dem Abstandselement (130) be¬ deckt sind, wobei unter der Schutzschicht (46b) eine Schicht (46a) angeordnet ist, die aus dem gleichen Material wie die Schutzschicht (46b) besteht.
9. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass das zu schützende Material (82), das Material der Ab- StandselementSchicht (122) und das Material der Nutzschicht (48, 48b) mindestens einen gleichen Materialbestandteil ent¬ halten, insbesondere gebundenen Stickstoff, oder einander gleiche Materialien sind, insbesondere Siliziumnitrid.
10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch ge¬ kennzeichnet, dass die Schutzschicht (46b) eine Oxidschicht ist, insbesondere eine Siliziumoxidschicht.
11. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Nutzschicht (48b) nasschemisch strukturiert wird, vorzugsweise unter Verwendung einer Hart¬ maske (140) und/oder unter Verwendung von Phosphorsäure.
12. Verfahren nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, dass das zu schützende Material (82) im Die¬ lektrikum eines Kondensators (59) enthalten ist, insbesondere eines Kondensators (59), bei dem eine Elektrode (78, 84) oder beide Elektroden (78, 84) polykristallines Silizium enthalten oder aus polykristallinem Silizium bestehen, oder dass das zu schützende Material in einer ladungsspei- chernden Schicht eines Speichertransistors enthalten ist, insbesondere in einer allseitig elektrisch isolierten Schicht, oder dass das zu schützende Material in einem Abstandselement (92a) seitlich der Gateelektrode (90) eines Feldeffekttran- sistors (60) oder im Gatedielektrikum eines Feldeffekttran¬ sistors (60) enthalten ist.
13. Verfahren nach einem der Ansprüche 7 bis 12, dadurch gekennzeichnet, dass die Nutzschicht (48) ein lichtempfindli- ches Element bedeckt, insbesondere eine pin-Diode (14) , wobei die Nutzschicht (48) vorzugsweise als Antireflexions- schicht verwendet wird.
14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass das lichtempfindliche Element (14) durch einen Schichtstapel bedeckt wird, der in der angegebenen Reihenfolge mit zunehmendem Abstand zu dem lichtempfindlichen Element enthält: eine thermische Oxidschicht (44) , eine abgeschiedene Oxidschicht (46) , und die Nutzschicht (48) .
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