DE102004063997B4

DE102004063997B4 - Verfahren zum Herstellen einer integrierten Schaltungsanordnung

Info

Publication number: DE102004063997B4
Application number: DE102004063997A
Authority: DE
Inventors: Gernot Dr. Langguth; Holger Dr. Wille; Karlheinz Müller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-06-30
Filing date: 2004-06-30
Publication date: 2010-02-11
Anticipated expiration: 2024-07-01
Also published as: DE102004031606A1; US20070187795A1; WO2006003086A8; US8058111B2; JP5281620B2; JP2011018920A; US7495306B2; DE102004031606B4; US20090209057A1; WO2006003086A1; JP2008504705A

Abstract

Verfahren zum Herstellen einer integrierten Schaltungsanordnung (10),
mit den Schritten:
bei der Herstellung einer integrierten Schaltungsanordnung (10) Erzeugen einer Topologie, die mindestens eine Stufe enthält, an der zu schützendes Material (82) angrenzt,
Erzeugen einer Schutzschicht (46b), die auch die Stufe bedeckt,
Erzeugen einer Abstandselementschicht (122) nach dem Erzeugen der Schutzschicht (46b),
anisotropes Ätzen der Abstandselementschicht (122) unter Erzeugen mindestens eines Abstandselements (130) an der Stufe,
Dünnen oder vollständiges Entfernen der Schutzschicht (46b) in Bereichen, die nicht von dem Abstandselement (130) bedeckt sind, wobei mindestens ein Restbereich (150) der Schutzschicht (46b) an dem zu schützenden Material (82) verbleibt, Aufbringen einer Nutzschicht (48b) nach dem Dünnen oder dem Entfernen der Schutzschicht (46b),
Strukturieren der Nutzschicht (48b) unter gleichzeitigem Entfernen des Abstandselements (130), wobei das zu schützende Material (82) von dem Restbereich (150) geschützt wird.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer integrierten Schaltungsanordnung, die bspw. eine pin-Diode enthält. Eine pin-Diode ist eine Diode mit einer Schichtenfolge p, i und n, wobei p einen hoch p-dotierten Bereich, i einen eigenleitenden bzw. intrinsischen oder auch nur schwach n- bzw. p-dotierten Zwischenbereich und n einen hoch n-dotierten Bereich bezeichnen. Von einem pn-Übergang unterscheidet sich der pin-Übergang vor allem durch den intrinsischen bzw. den schwach dotierten Zwischenbereich. Weil der Sperrstrom der pin-Diode hauptsächlich von der Ladungsgeneration in der i-Zone abhängt, findet diese Diode Anwendung als Strahlungsdetektor, z. B. in der Kerntechnik, oder als pin-Fotodiode, insb. zum Erfassen von Licht im Wellenlängenbereich zwischen ca. vierhundert Nanometern bis etwa ein Mikrometer. Insbesondere haben pin-Dioden eine hohe Empfindlichkeit und hohe Erfassungsgeschwindigkeiten.
Integrierte pin-Dioden haben eine höhere mögliche Frequenzbandbreite als Einzelhalbleiterbauelemente, da sie direkt mit integrierten Schaltungen monolithisch verbunden sind. Insbesondere sind zwischen der pin-Diode und einem Vorverstärker keine Bonddrähte erforderlich, so dass sich in Silizium Hochfrequenzanwendungen mit Frequenzen größer als 500 Megahertz oder größer als 1 Gigahertz realisieren lassen, bspw. bei der optischen Nachrichtenübertragung mit Hilfe von Glasfasern oder Kunststofffasern oder bei der optischen Datenspeicherung. Die pin-Diode wird insbesondere in eine BICMOS-Schaltung (Bipolar Complementary Metal Oxide Silicon) integ riert. Die pin-Diode ist insbesondere für Licht im Bereich von 400 Nanometer bis 800 Nanometer und somit für Licht einer großen Bandbreite empfindlich.
Aus der EP 0 353 509 A1 ist eine integrierte Halbleiteranordnung mit einem Fotoelement und einem npn-Bipolartransistor in einem Siliziumsubstrat bekannt.
Es ist Aufgabe der Erfindung ein Herstellungsverfahren anzugeben, das sich auch für pin-Dioden verwenden lässt.
Die Erfindung betrifft ein einfaches Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere der erfindungsgemäßen Schaltungsanordnung oder einer ihrer Weiterbildungen. Das Verfahren gemäß zweitem Aspekt enthält unabhängig von der Auflistungsreihenfolge die Schritte:

– bei der Herstellung einer integrierten Schaltungsanordnung Erzeugen einer Topologie, die mindestens eine Stufe enthält, an der zu schützendes Material angrenzt,
– Erzeugen einer Schutzschicht, die auch die Stufe bedeckt,
– Erzeugen einer Abstandselementschicht nach dem Erzeugen der Schutzschicht,
– anisotropes Ätzen der Abstandselementschicht unter Erzeugen eines Abstandselements bzw. Spacers an der Stufe,
– Dünnen oder vollständiges Entfernen der Schutzschicht in Bereichen, die nicht von einem Abstandselement bedeckt sind, wobei mindestens ein Restbereich der Schutzschicht an dem zu schützenden Material verbleibt,
– Aufbringen einer Nutzschicht nach dem Dünnen oder dem Entfernen der Schutzschicht,
– Strukturieren der Nutzschicht unter gleichzeitigem Entfernen des Abstandselements, wobei das zu schützende Material von dem Restbereich geschützt wird.

Das Verfahren lässt sich für viele Anwendungen einsetzen, bei denen vor dem Strukturieren einer Nutzschicht zu schützendes Material an Stufen gezielt mit einer Schutzschicht abgedeckt wird. Insbesondere können die Spacer beim Strukturieren entfernt werden, weil der noch ungedünnte bzw. nicht entfernte Restbereich der Schutzschicht ausreichend Schutz bietet.
Bei einer Weiterbildung des Verfahrens verbleibt nach dem Beenden des Dünnens der Schutzschicht eine Teilschicht der Schutzschicht in Bereichen, die nicht von einem Abstandselement bedeckt sind. Das Strukturieren wird selektiv zu der Teilschicht durchgeführt, so dass die Teilschicht als Ätzstoppschicht dient und eine unter der Schutzschicht liegende Schicht nicht beschädigt wird.
Bei einer nächsten Weiterbildung des Verfahrens enthalten das zu schützende Material, das Material der Abstandselementschicht und das Material der Nutzschicht mindestens einen gleichen Materialbestandteil, insbesondere gebundenen Stickstoff bspw. in Siliziumnitrid oder in Oxynitrid. Alternativ sind die genannten Materialien einander gleiche Materialien, insbesondere Siliziumnitrid. Bei den beiden Alternativen können komplizierte Strukturierungsprozesse unter Verwendung nur weniger bzw. unter Verwendung von ähnlichen Materialien auf einfache Art und insbesondere mit wenigen Prozessschritten durchgeführt werden.
Bei einer nächsten Weiterbildung ist die Schutzschicht eine Oxidschicht, insbesondere eine Siliziumoxidschicht, wie eine thermische Oxidschicht oder eine TEOS-Schicht. Die Strukturierung selektiv zu Oxidschichten wird gut beherrscht, so dass das Verfahren mit hoher Ausbeute durchgeführt werden kann, insbesondere auch bei dünnen Schutzschichten.
Bei einer nächsten Weiterbildung wird die Nutzschicht nasschemisch strukturiert, vorzugsweise unter Verwendung einer Hartmaske und/oder unter Verwendung von Phosphorsäure. Damit lässt sich die Nutzschicht mit hohen Ätzraten, geringem apparativen Aufwand und ohne Beschädigungen am Wafer strukturieren, wie sie bspw. durch ein Plasma hervorgerufen werden können.
Bei anderen Weiterbildungen ist das zu schützende Material enthalten in:

– einem Dielektrikum eines Kondensators, insbesondere eines Kondensators, bei dem eine Elektrode oder beide Elektroden polykristallines Silizium enthalten oder aus polykristallinem Silizium bestehen,
– einer ladungsspeichernden Schicht eines Speichertransistors, insbesondere in einer allseitig elektrisch isolierten Schicht,
– oder in einem Abstandselement seitlich der Gateelektrode eines Feldeffekttransistors oder im Gatedielektrikum eines Feldeffekttransistors.

Das zu schützende Material ist in allen drei Fällen bei einer Ausgestaltung Bestandteil eines ONO-Schichtstapels (Oxid-Nitrid-Oxid bzw. Oxynitrid), insbesondere Bestandteil der nitridhaltigen Schicht bzw. Schichten eines solchen Stapel. Aber auch Nitrid-Einfachschichten sind bei alternativen Weiterbildungen in den drei genannten Bauelementen vor Ätzangriffen zu schützen.
Bei einer nächsten Weiterbildung bedeckt die Nutzschicht ein lichtempfindliches Element, insbesondere eine pin-Diode, eine pn-Fotodiode oder ein CCD-Element (Carged Coupled Device). Die Nutzschicht ist bei einer Weiterbildung als Antireflexionsschicht ausgebildet. Bei einer Ausgestaltung werden nitridhaltige Materialien als Antireflexionsschicht verwendet. Bei der Strukturierung werden andere Bauelemente mit nitridhaltigen Teilbereichen oder Teilbereichen aus Nitrid durch die Schutzschicht wirksam geschützt. Dies gilt auch dann, wenn das Abstandselement ebenfalls nitridhaltig ist oder aus einem Nitrid besteht.
Bei einer anderen Weiterbildung wird das lichtempfindliche Element durch einen Schichtstapel bedeckt, der in der angegebenen Reihenfolge mit zunehmendem Abstand zu dem lichtempfindlichen Element enthält:

– eine thermische Oxidschicht,
– eine abgeschiedene Oxidschicht, und
– die Nutzschicht.

Der Schichtstapel führt zu einem hochempfindlichen Fotoelement, weil sehr viel eintreffendes Licht eingekoppelt wird.
Im Folgenden werden Ausführungsbeispiele an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
1 eine integrierte Schaltungsanordnung mit pin-Diode, und
2A bis 2F Herstellungsstufen bei der Herstellung der integrierten Schaltungsanordnung.
1 zeigt eine integrierte Schaltungsanordnung 10, die einen p-dotierten Substratbereich 12 mit einer Dotierstoff konzentration von bspw. 2 10¹⁵ Dotieratomen je Kubikzentimeter, eine pin-Fotodiode 14 und einen Schaltungsbereich 18 enthält. Der Substratbereich 12 ist beispielsweise in einer Halbleiterscheibe enthalten, z. B. in einem Siliziumwafer oder in einem Siliziumplättchen bzw. Chip. In dem Substrat und in einer Epitaxieschicht 19 wurde beispielsweise mit dem unten näher erläuterten Verfahren ein vergrabener n⁺-Bereich 20 erzeugt, wobei n⁺ eine hohe Dotierstoffkonzentration eines Dotierstoffes bezeichnet, der zu einem n-Leitungstyp führt, d. h. beispielsweise von Arsen oder Phosphor. Der Bereich 20 grenzt an den Substratbereich an und hat eine Dicke von bspw. einem Mikrometer. In der gleichen Ebene wie der Bereich 20 befindet sich unterhalb des Schaltungsbereiches 18 ein vergrabener p⁺-Bereich 28. Der Bereich 28 grenzt an den Substratbereich 12 und auch an den Bereich 20 an. Der Bereich 28 befindet sich ebenfalls in dem Substrat und in der Epitaxieschicht 19. Im Ausführungsbeispiel ist der Bereich 28 dicker als der Bereich 20 und hat bspw. eine Dicke von mehreren Mikrometern, z. B. von mindestens 2 Mikrometern.
Der Bereich 20 gehört zu der Fotodiode 14, die beispielsweise eine Ausdehnung von fünfzig Mikrometern in lateraler Richtung hat. Über dem Bereich 20 befindet sich angrenzend an den Bereich 20 ein Zwischenbereich 30 der Fotodiode 14, der schwach n-dotiert ist, d. h. n^– mit einer Dotierstoffkonzentration von bspw. 1 10¹³ Dotierstoffatomen je Kubikzentimeter. Der Zwischenbereich 30 wurde in der Epitaxieschicht 19 ausgebildet und hat eine Dicke größer 5 Mikrometer. Alternativ wird ein schwach p-dotierter Bereich 30 verwendet oder ein undotierter Bereich 30. Der Zwischenbereich 30 ist seitlich vollständig von einem beispielsweise ringförmigen Anschlussbereich umgeben, von dem in 1 zwei Teilbereiche 32a und 32b dargestellt sind. Der Anschlussbereich und damit auch die Teilbereiche 32a und 32b sind n-dotiert, jedoch mit einer höheren Dotierstoffkonzentration als der Zwischenbereich 30.
An seinem substratfernen Abschnitt grenzt der Anschlussbereich an einen ebenfalls ringförmigen hochdotierten Bereich an, von dem in 1 zwei Abschnitte 34a und 34b dargestellt sind. Der hochdotierte Bereich und damit auch die Abschnitte 34a und 34b sind zur Gewährleistung eines geringen Kontaktwiderstandes zum Anschlussbereich n⁺-dotiert. Nicht dargestellte Leitbahnen durchdringen eine oder mehrere Metallisierungslagen der integrierten Schaltungsanordnung 10 und führen zu dem Abschnitt 34a bzw. 34b des Anschlussbereiches.
An den Zwischenbereich 30 grenzt auf der dem Substrat 12 abgewandten Seite des Zwischenbereiches 30 an diesen ein p⁺-dotierter Bereich 42, welcher die Anode der Fotodiode 14 bildet. Eine nicht dargestellte Leitbahn ist mit dem Bereich 42 verbunden.
Über dem Bereich 42 befindet sich in den Metallisierungslagen eine nicht dargestellte Aussparung, durch die Licht zur Fotodiode 14 gelangt, um deren elektrische Eigenschaften zu beeinflussen. Damit einfallendes Licht möglichst vollständig in die Fotodiode 14 eindringen kann, ist auf der pin-Diode 14 im Bereich der Aussparung ein Anpassungsschichtstapel aufgebracht, bspw. ein Dreifachschichtstapel aus:

– einer thermischen Oxidschicht 44 angrenzend an den Bereich 42 mit einer Schichtdicke von bspw. einigen Nanometern, z. B. im Bereich von 3 bis 10 Nanometern, hier von 4,5 Nanometern,
– einem TEOS-Oxidschichtbereich 46 angrenzend an die thermische Oxidschicht 44, wobei die Oxidschicht 46 eine Dicke im Bereich von 3 bis 15 Nanometern hat, insbesondere eine Dicke von 5 Nanometern, und
– einem Nitridschichtbereich 48, der an die Oxidschicht 44 angrenzt und bspw. eine Dicke im Bereich von 30 bis 50 Nanometern hat, insbesondere eine Dicke von 40 Nanometer.

Die thermische Oxidschicht 44 verbessert die Oberflächeneigenschaften des Bereiches 42 durch eine Verringerung der Oberflächenrekombination. Der Oxidschichtbereich 46 und der Nitridschichtbereich 48 haben optische Wirkungen und verringern die Reflexion des auf die pin-Diode 14 auftreffenden Lichtes.
Neben dem Zwischenbereich 30 befindet sich ein schwach p-dotierter Bereich 54 in der Epitaxieschicht 19. Der Bereich 54 grenzt an den Bereich 28 und erstreckt sich bis zur Oberfläche der Epitaxieschicht 19. Somit verbindet der Bereich 28 den Bereich 54 elektrisch leitfähig mit dem Substrat 12.
In der Epitaxieschicht 19 befinden sich im Schaltungsbereich 18 eine Vielzahl von aktiven und passiven Bauelementen, von denen in 1 ein npn-Transistor 58, ein Kondensator 59, ein n-Kanal-Transistor 60 und ein p-Kanal-Transistor 61 dargestellt sind. Der npn-Transistor 58 enthält einen vergrabenen Kollektoranschlussbereich 62, der stark n-dotiert ist, d. h. n⁺, und zu einem SIC-Kollektorbereich 64 (Selektiv Implantierter Kollektor) führt, d. h. einen selbstausrichtend durch Implantation unter einer Emitteröffnung erzeugten Kollektor. Alternativ wird ein breiterer Kollektorbereich 64 verwendet. Der Kollektorbereich 64 ist stärker n-dotiert als ein ihn umgebender Bereich 65, der schwach dotiert ist, d. h. n^–. Der Kollektorbereich 64 ist bspw. gleich stark wie der Anschlussbereich 62 oder schwächer als dieser Anschlussbereich 62 dotiert. Oberhalb des Kollektorbereiches 64 befindet sich ein Basisbereich 66, der stark p-dotiert ist und ein Emitterbereich 68, der stark n-dotiert ist.
Die Oxidschicht 44 bzw. die TEOS-Schicht 46 und ein Nitridschichtbereich 70 enthalten oberhalb des Emitterbereiches 68 jeweils eine Aussparung, durch die sich eine polykristalline Emitter-Anschlusselektrode 72 erstreckt, die zum Anschluss des Emitterbereiches 68 dient. Oberhalb der Anschlusselektrode 72 grenzt optional ein Oxidbereich 74 an, der als Hartmaske beim Strukturieren der Anschlusselektrode 72 verwendet worden ist und bei einem anderen Ausführungsbeispiel entfernt wird. Der Oxidbereich, die Anschlusselektrode 72 und der Nitridschichtbereich 70 wurden mit Hilfe eines fotolithografischen Verfahrens und eines gemeinsamen Atzschrittes strukturiert.
Der Kondensator 59 ist auf einem Feldoxidbereich 76 oder STI (Shallow Trench Isolation) angeordnet und enthält in der folgenden Reihenfolge mit zunehmenden Abstand zu dem Feldoxidbereich 76:

– eine polykristalline Bodenelektrode 78 aus Silizium,
– die Oxidschicht 44,
– einen Teil der TEOS-Schicht 46,
– einen Nitridschichtbereich 82 (entspricht 70),
– eine polkristalline Deckelektrode 84 aus Silizium, und
– einen optionalen Oxidbereich 86, bspw. aus Siliziumdioxid.

Seitlich der Bodenelektrode 78 sind Spacerbereiche 88a und 88b eines die Bodenelektrode 78 umschließenden Oxidspacers angeordnet. Der Oxidbereich 86, die Deckelektrode 84 und der Nitridschichtbereich 82 wurden mit dem gleichen fotolithografischen Verfahren strukturiert, mit dem auch der Oxidbereich 74, die Anschlusselektrode 72 und der Nitridschichtbereich 70 strukturiert worden sind.
Der Feldeffekttransistor 60 ist in einer p-Wanne angeordnet und hat einen üblichen Aufbau. Beispielhaft sind eine Gateelektrode 90 und seitlich davon angeordnete Oxidspacer 92a und 92b mit Bezugszeichen versehen. Der Feldeffekttransistor 61 ist dagegen in einer n-Wanne angeordnet und hat ebenfalls einen üblichen Aufbau. Beispielhaft sind eine Gateelektrode 94 und seitlich davon angeordnete. Oxidspacer 96a und 96b mit Bezugszeichen versehen. Die Gateelektroden 90 und 94 sowie die Spacer 92a, 92b, 96a und 96b sind mit der TEOS-Schicht 46 bedeckt.
Die Bodenelektrode 78 und die Gateelektroden 90 und 94 sind aus der ersten polykristallinen Schicht Poly1 erzeugt worden, die zum Herstellen der Schaltungsanordnung 10 aufgebracht worden ist. Die Anschlusselektrode 72 und die Deckelektrode 84 sind dagegen aus einer zweiten polykristallinen Schicht Poly2 erzeugt worden, die nach dem Aufbringen und Strukturieren der ersten polykristallinen Schicht Poly1, nach dem Erzeugen der Spacer 88a, 88b, 92a, 92b, 96a und 96b, nach dem Aufbringen der Oxidschicht 44 und nach dem Aufbringen der Nitridschicht aufgebracht worden ist, aus der der Nitridschichtbereich 70 und der Nitridschichtbereich 82 erzeugt worden sind.
In der 1 sind außerdem weitere Feldoxidbereiche (oder STI) 100 bis 116 dargestellt, die beispielsweise aus Siliziumdioxid (oder TEOS) bestehen und einzelne Bauelemente bzw. Funktionseinheiten von Bauelementen untereinander elektrisch isolieren.
Bei der Herstellung der Schaltungsanordnung 10 wird beispielsweise von einem p-dotierten Substrat 12 ausgegangen. Die n-dotierte vergrabene Schicht 20 wird im Bereich für die Fotodiode 14 als Kathode implantiert. Eine p-dotierte Schicht 28 wird in dem Schaltungsbereich 18 implantiert, wobei vorzugsweise ein selbstausrichtender Prozess verwendet wird. Danach wird die einstufige Epitaxie zur Erzeugung der Epitaxieschicht 19 durchgeführt, wobei in-situ eine geringe Dotierstoffkonzentration von bspw. 10¹³ Dotierstoffatomen je Kubikzentimeter erzeugt wird. Die Epitaxieschicht 19 wird ohne Unterbrechung in einer Dicke größer als 5 Mikrometer aber vorzugsweise kleiner als 30 Mikrometer ausgebildet, um den Zwischenbereich 30 bzw. den i-Bereich der pin-Diode 14 zu erzeugen.
Der Kathodenkontakt 32a, 32b wird im Ausführungsbeispiel für Epitaxiedicken bis 15 Mikrometer durch Phosphorimplantation erzeugt, gefolgt von einer Ausdiffusion bei einer hohen Temperatur von bspw. im Bereich von 1000 Grad Celsius bis 1200 Grad Celsius für eine Dauer im Bereich von 150 Minuten bis 500 Minuten.
Der gleiche Hochtemperaturschritt wird bei dem Ausführungsbeispiel zum Erzeugen einer geringen p-Dotierung im Bereich 54 genutzt, d. h. im Schaltungsbereich 18 der Epitaxieschicht 19. Damit wird im Schaltungsbereich 18 in der Nähe der Oberfläche die gleiche Dotierstoffkonzentration wie in dem P-Substrat 12 erzeugt.
Alternativ wird der Kathodenkontakt jedoch unter Verwendung von Gräben hergestellt. Die Anschlussbereiche 32a und 32b werden dann nicht durch Diffusion, sondern in tiefen Gräben erzeugt, an deren Grabenwand eine isolierende Schicht erzeugt wird, z. B. eine Siliziumdioxidschicht, und in die dann dotiertes Polysilizium oder auch ein Metall eingebracht wird. Bei diesem alternativen Ausführungsbeispiel lässt sich die Dicke der Epitaxieschicht weiter erhöhen z. B. auf über 15 Mikrometer, so dass sich die Empfindlichkeit der pin-Diode bei näherungsweise gleichbleibenden Hochfrequenzeigenschaften erhöht.
Erst danach wird die Hochenergieimplantation für den Kollektoranschlussbereich 62 durchgeführt, so dass Autodoping in einem mittleren Bereich der Zwischenschicht vermieden wird. Die Verfahrensschritte zur Herstellung der CMOS-Bauelemente 60, 61 und der passiven Bauelemente 59 sowie für die weitere Herstellung der Bipolartransistoren 58 sind in dem Ausführungsbeispiel die bekannten bzw. standardmäßig durchgeführten Verfahrensschritte.
Die 2A bis 2F zeigen Herstellungsstufen bei der Herstellung der integrierten Schaltungsanordnung 10, insbesondere im Zusammenhang mit dem Aufbringen des als Antireflexionsschicht dienenden Nitridschichtbereiches 48.
Am Ende des FEOL-Prozesses (Front End Of Line), d. h. nach dem Herstellen der Halbleiterbauelemente 58, 60, 61 aber vor dem Herstellen der ersten Metallisierungslage, wird eine Antireflexionsschicht 44/46, 48 auf der Photodiode 14 aufgebracht, die aus einem unteren Oxidschichtbereich 44 und 46 und einem daran angrenzenden oberen Nitridschichtbereich 48 besteht. Im Ausführungsbeispiel wird eine thermische Oxidschicht 44 als Interfaceschicht verwendet, um die Oberflächenrekombination zu verringern.
Die Dicke der Oxid/Nitrid-Doppelschicht 44/46, 48 ist auf eine minimale Reflexion für die Wellenlänge des Lichtes optimiert, für das die pin-Diode empfindlich sein soll. Siliziumnitrid kann nicht direkt abgeschieden und strukturiert werden, weil es noch andere freiliegende Nitridgebiete gibt, z. B. den Nitridschichtbereich 70 bzw. 82. Die thermische Oxidschicht 44 schützt außerdem die Bodenelektrode 78, die Gateelektroden 90 und 94 sowie die daran angrenzenden Spacer nur unzureichend, zumal die Spacer auch aus Siliziumnitrid bestehen können. Deshalb wird die im Folgenden erläuterte Verfahrensschrittfolge durchgeführt.
2A zeigt den Anodenbereich 42 der pin-Diode und den Kondensator 59, wobei der dazwischen liegende Bereich nicht dargestellt ist, was durch eine gestrichelte vertikale Linie 120 angedeutet ist. In 2A ist die Schaltungsanordnung 10 unmittelbar nach der Strukturierung des polykristallinen Siliziums Poly2 gezeigt. Der Anodenbereich 42 ist von der thermischen Oxidschicht 44 bedeckt und von einer Siliziumdioxidschicht, die eine Dicke von bspw. 12 Nanometer hat.
Wie in 2B dargestellt ist, wird anschließend konform eine Schutzschicht 46b abgeschieden, bspw. eine Siliziumdioxidschicht mit einem TEOS-Verfahren (Tetra Ethylen Ortho Silicate) in einer Schichtdicke im Bereich von 30 bis 60 Nanometer, hier mit einer Schichtdicke von bspw. 40 Nanometer. Die Schutzschicht 46b soll u. a. den Nitridbereich 82 horizontal und vertikal schützen. Die Schutzschicht 46b schützt außerdem die Oxidschichten 44 und 46a im Bereich des Kondensators 59 vor den Einwirkungen der weiter unten erläuterten Verfahrensschritte.
Wie in 2B dargestellt ist, wird nach dem ganzflächigen Aufbringen der Schutzschicht 46b eine Abstandselementschicht 122 aufgebracht, bspw. eine Siliziumnitridschicht mit einem (LP)CVD-Verfahren (Low Pressure Chemical Vapor Deposition) in einer Schichtdicke im Bereich von 100 Nanometern bis 200 Nanometern, hier mit einer Schichtdicke von beispielsweise 150 Nanometern.
Wie weiter in 2C dargestellt ist, wird die Abstandselementschicht 122 anschließend mit einem anisotropen Ätzverfahren, z. B. mit einem RIE-Verfahren (Reactive Ion Etching) geätzt, wobei an Stufen Abstandselemente bzw. Spacer erzeugt werden, siehe bspw. Abstandselement 130. Beim anisotropen Ätzen dient die Schutzschicht 46b als Stoppschicht und wird in planaren Bereichen freigelegt sowie von bspw. 40 Nanometer auf 20 Nanometer gedünnt. An kleineren Stufen verbleiben Reste 132 der Abstandselementschicht 122. Diese Reste sind aber nicht weiter störend, wie sich auch aus den folgenden Erläuterungen ergibt.
Wie in 2D dargestellt ist, wird danach die Schutzschicht 46b in Bereichen entfernt, die nicht von Abstandselementen 130 bedeckt sind bzw. die nicht unmittelbar an ein Abstandselement 130 grenzen. Im Ausführungsbeispiel hat die Oxidschicht 44/46 nach dem Entfernen der Schutzschicht 46b eine Dicke von bspw. 9,5 Nanometern. Somit ragt das Abstandselement 130 um bspw. mehr als 30 Nanometer über die zum Substrat 12 parallel liegende Oberfläche der Oxidschicht 46 auf dem Oxidbereich 86 hinaus. Das Entfernen der Schutzschicht 46b erfolgt bspw. anisotrop, insb. nasschemisch bspw. mit Flusssäure HF. Eine Unterätzung des Abstandselementes 130 in gewissen Grenzen wird hingenommen, da die laterale Ausdehnung am Fuß des Abstandselementes größer als die Schichtdicke der Schutzschicht 46b ist, insbesondere mehr als doppelt so groß.
Bei einem anderen Ausführungsbeispiel wird die Schutzschicht 46b dagegen selektiv zu dem Abstandselement 130 nur gedünnt, bspw. um mehr als die Hälfte ihrer ursprünglichen Dicke, wobei die Schutzschicht 46b jedoch an keiner Stelle durchätzt wird. Die Zieldicke für das Dünnen liegt bspw. im Bereich von 5 bis 15 Nanometer.
Unter dem Abstandselement 130 und zwischen dem Abstandselement 130 und der Deckelektrode 84 bzw. dem Nitridbereich hat die Schutzschicht 46b dagegen auch nach dem Entfernen bzw. Dünnen ihre ursprüngliche Dicke von bspw. 40 Nanometern, so dass sie hier eine besonders gute Schutzwirkung hat, auch wenn das Abstandselement 130 entfernt werden sollte. Beim Entfernen der Schutzschicht 46b wird außerdem die Oxidschicht 46a gedünnt, z. B. um 2 Nanometer, wobei die Schicht 46 entsteht. Die Dicke der Oxidschicht 44/46 wird so eingestellt, dass Reflexionen von Licht beim Eintritt in die pin-Diode minimiert werden.
Wie in 2E dargestellt ist, wird nach dem Entfernen der freiliegenden Bereiche der Schicht 46b eine Schicht 48b abgeschieden aus der die Antireflexionsschicht bzw. der Nitridschichtbereich 48 erzeugt werden soll. Die Schicht 48b besteht im Ausführungsbeispiel aus Siliziumnitrid wobei ihre Dicke auf die Lichtwellenlänge der Anwendung angepasst wird. Die Schichtdicke der Schicht 48b liegt im Bereich von bspw. 30 Nanometern bis 60 Nanometern. Die Schicht 48b wird auf der gedünnten Oxidschicht 44/46 abgeschieden. Im Ausführungsbeispiel hat die Silizium-Nitridschicht 48b eine Schichtdicke von 40 Nanometern. Das Abstandselement 130 besteht somit aus dem gleichen Material wie die Schicht 48b und wird ein Teil dieser Schicht 48b.
Nach dem Abscheiden der Schicht 48b wird eine Hartmaskenschicht, z. B. eine TEOS-Hartmaskenschicht, aufgebracht und strukturiert, wobei eine Hartmaske 140 oberhalb des Bereiches 42 erzeugt wird. Die Hartmaske 140 wird mit Hilfe eines fotolithografischen Verfahrens und eines Ätzprozesses aus der Hartmaskenschicht erzeugt. Bspw. besteht die Hartmaskenschicht 48 aus Siliziumdioxid. Beim Strukturieren der Hartmaskenschicht wird auf der Schicht 48b gestoppt. Die Dicke der Hartmaskenschicht ist so gewählt, dass die Schicht 48b vollständig strukturiert werden kann ohne dass dabei die Hartmaske durchätzt wird.
2F zeigt eine Herstellungsstufe nach dem Strukturieren der Schicht 48b mit Hilfe der Hartmaske 140 in einem bspw. nasschemischen und damit isotropen Prozess, bspw. unter Verwendung von Phosphorsäure, und nach dem Entfernen der Hartmaske 140. Unter dem Bereich, an dem sich die Hartmaske 140 befand, ist nun der als Antireflexionsschicht wirkende Nitridschichtbereich 48 entstanden. Beim Strukturieren der Nitridschicht 48b wird auch das Abstandselement 130 entfernt, jedoch bietet bspw. ein L-förmiger verdickter Bereich 150 der Oxidschicht 46 dem Nitridschichtbereich 82 ausreichend Schutz vor dem Ätzbad. Der L-förmige Bereich 150 bedeckt den Boden und die Seitenfläche der Stufe, an der auch das Abstandselement 130 angeordnet gewesen ist. Bei dem nasschemischen Ätzprozess wird also auf der Oxidschicht 46 gestoppt.
Am Ende des BEÖL-Prozesses (Back End Of Line), d. h. nach dem Herstellen der Metallisierungslagen wird eine am Schluss aufgebrachte Nitrid-Passivierungsschicht oberhalb der pin- Diode 14 wieder entfernt, um in der Anwendung optische Interferenzeffekte zu minimieren. Dazu wird die gleiche Maske verwendet, die auch zum Strukturieren der Anschlusspads verwendet wird, so dass hier keine zusätzliche Maske erforderlich ist.
Es entsteht eine pin-Diode mit einer Bandbreite von einem Gigahertz bei einer Betriebsspannung von 2,5 Volt und einer Wellenlänge des auftreffenden Lichts von 650 Nanometer. Die erreichten Lichtempfindlichkeitswerte sind:

– 0,25 A/W (Ampere je Watt) bei einer Wellenlänge von 405 Nanometer,
– 0,4 A/W bei einer Wellenlänge von 650 Nanometer, und
– 0,35 A/W bei einer Wellenlänge von 780 Nanometer.

Es ergeben sich die folgenden technischen Wirkungen:

– eine einfache Verfahrensführung bei der nur ein Epitaxieprozess erforderlich ist, bei dem nur 4 zusätzliche Fotomasken für die Herstellung der pin-Diode erforderlich sind und bei dem nur 3 zusätzliche Fotomasken für die Herstellung des Hochfrequenz NPN-Transistors 58 erforderlich sind,
– eine kleine Betriebsspannung der pin-Diode 14, von bspw. kleiner 3 Volt, insbesondere von 2,5 Volt,
– eine kleine p/n-Sperrschichtkapazität der pin-Diode von bspw. nur rund 15 Pikofarad je Quadratmillimeter,
– ein kleiner Serienwiderstand der pin-Diode,
– die pin-Diode ist insbesondere in ihrem mittleren Bereich frei von Autodopingschichten, so dass es keine langsamen Ladungsträgerdiffusionseffekte gibt, und
– die darunter liegende n/p-Fotodiode zwischen der Schicht 20 und der Schicht 12 wird kurzgeschlossen, um damit langsame Ladungsträgerdiffusionseffekte aus dem Substrat zu vermeiden.

10: integrierte Schaltungsanordnung
12: Substratbereich
14: pin-Fotodiode
18: Schaltungsbereich
19: Epitaxieschicht
20, 22: n⁺-Bereich
28: p⁺-Bereich
30: Zwischenbereich
42: p⁺-Bereich
44: Oxidschicht
46, 46a: Oxidschicht
46b: Schutzschicht
48: Nitridschichtbereich
48b: Schicht
54: p-Bereich
58: Bipolartransistor
59: Kondensator
60, 61: Feldeffekttransistor
62: Kollektoranschlussbereich
64: Kollektorbereich
65: Bereich
66: Basisbereich
68: Emitterbereich
70: Nitridschichtbereich
72: Emitteranschlussbereich
74: Oxidbereich
76: Feldoxidbereich
78: Bodenelektrode
82: Nitridschichtbereich
84: Deckelektrode
86: Oxidbereich
86a, 86b: Spacer
90: Gateelektrode
92a, 92b: Oxidspacer
94: Gateelektrode
96a, 96b: Oxidspacer
120: Linie
122: Abstandselementschicht
130: Abstandselement
132: Rest
140: Hartmaske
150: L-förmiger Schutzbereich

Claims

Verfahren zum Herstellen einer integrierten Schaltungsanordnung (10), mit den Schritten: bei der Herstellung einer integrierten Schaltungsanordnung (10) Erzeugen einer Topologie, die mindestens eine Stufe enthält, an der zu schützendes Material (82) angrenzt, Erzeugen einer Schutzschicht (46b), die auch die Stufe bedeckt, Erzeugen einer Abstandselementschicht (122) nach dem Erzeugen der Schutzschicht (46b), anisotropes Ätzen der Abstandselementschicht (122) unter Erzeugen mindestens eines Abstandselements (130) an der Stufe, Dünnen oder vollständiges Entfernen der Schutzschicht (46b) in Bereichen, die nicht von dem Abstandselement (130) bedeckt sind, wobei mindestens ein Restbereich (150) der Schutzschicht (46b) an dem zu schützenden Material (82) verbleibt, Aufbringen einer Nutzschicht (48b) nach dem Dünnen oder dem Entfernen der Schutzschicht (46b), Strukturieren der Nutzschicht (48b) unter gleichzeitigem Entfernen des Abstandselements (130), wobei das zu schützende Material (82) von dem Restbereich (150) geschützt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass nach dem Beenden des Dünnens der Schutzschicht (46b) eine Teilschicht der Schutzschicht (46b) in Bereichen verbleibt, die nicht von einem Abstandselement (130) bedeckt sind, und dass das Strukturieren selektiv zu der Teilschicht durchgeführt wird, oder dass die Schutzschicht (46b) vollständig in Bereichen entfernt wird, die nicht von dem Abstandselement (130) be deckt sind, wobei unter der Schutzschicht (46b) eine Schicht (46a) angeordnet ist, die aus dem gleichen Material wie die Schutzschicht (46b) besteht.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das zu schützende Material (82), das Material der Abstandselementschicht (122) und das Material der Nutzschicht (48, 48b) mindestens einen gleichen Materialbestandteil enthalten oder einander gleiche Materialien sind.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der gleiche Materialbestandteil gebundener Stickstoff ist.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die einander gleichen Materialien jeweils Siliziumnitrid sind.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schutzschicht (46b) eine Oxidschicht ist.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Schutzschicht (46b) eine Siliziumoxidschicht ist.
Verfahren nach einem der der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Nutzschicht (48b) nasschemisch strukturiert wird.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Nutzschicht (48b) unter Verwendung einer Hartmaske (140) und/oder unter Verwendung von Phosphorsäure strukturiert wird.
Verfahren nach einem der der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das zu schützende Material (82) im Dielektrikum eines Kondensators (59) enthalten ist, oder dass das zu schützende Material in einer ladungsspeichernden Schicht eines Speichertransistors enthalten ist, insbesondere in einer allseitig elektrisch isolierten Schicht, oder dass das zu schützende Material in einem Abstandselement (92a) seitlich der Gateelektrode (90) eines Feldeffekttransistors (60) oder im Gatedielektrikum eines Feldeffekttransistors (60) enthalten ist.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass der Kondensator (59) ein Kondensator (59) ist, bei dem eine Elektrode (78, 84) oder beide Elektroden (78, 84) polykristallines Silizium enthalten oder aus polykristallinem Silizium bestehen.
Verfahren nach einem der der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Nutzschicht (48) ein lichtempfindliches Element bedeckt.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass das lichtempfindliche Element eine pin-Diode (14) ist.
Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die Nutzschicht (48) als Antireflexionsschicht verwendet wird.
Verfahren nach einem der der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das lichtempfindliche Element (14) durch einen Schichtstapel bedeckt wird, der in der ange gebenen Reihenfolge mit zunehmendem Abstand zu dem lichtempfindlichen Element enthält: eine thermische Oxidschicht (44), eine abgeschiedene Oxidschicht (46), und die Nutzschicht (48).