JPH0779154B2 - 回路内蔵受光素子 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は信号処理回路を内蔵した受光素子の光感度を増
加し、かつ応答速度を高速化する構造に関するものであ
る。

（従来の技術） 回路内蔵受光素子は、光センサ，ホトカプラ等に広く用
いられている。

第７図は従来の一般的な回路内蔵受光素子の一例の断面
図である。図において、Ｐ型半導体基板１の一方の面に
成長させたＮ型エピタキシャル層４及４−１に、受光素
子であるホトダイオードＡと信号処理回路素子であるNP
NトランジスタＢとが形成され、それらはＰ型素子間分
離拡散層3,3…によって分離されている。前述のホトダ
イオードＡは、一般にＰ型半導体基板１に埋込まれたN⁺
型埋込拡散層２の上にＮ型エピタキシャル層４を成長さ
せ、その表面にP⁺型のアノード拡散層６を形成し、さら
にＮ型埋込拡散層２に達するカソード用のＮ型補償拡散
層５等によって構成される。NPNトランジスタＢは、通
常Ｐ型半導体基板１に埋込まれたN⁺型埋込拡散層２−１
の上にＮ型エピタキシャル層４−１（これはホトダイオ
ードＡのＮ型エピタキシャル層４と同時に形成される）
を成長させ、その表面にP⁺型のベース拡散層６−１（こ
れはホトダイオードＡのアノード拡散層６と同時に形成
される）を形成し、その一部にN⁺型のエミッタ拡散層７
を形成し、さらに表面からN⁺型埋込拡散層２−１に達す
るコレクタ用のN⁺型補償拡散層５−１等によって構成さ
れる。ところで、最近データ伝送の高速化,S/N比向上等
の要求から、回路内蔵受光素子の高感度化，応答速度の
高速化等が望まれている。前述の第７図のような構造に
おいては、ホトダイオードＡの部分のＮ型エピタキシャ
ル層４と、NPNトランジスタＢの部分のＮ型エピタキシ
ャル層４−１との厚さ，比抵抗は、同一になっているの
で、以下に述べるように高感度化，高速化が達成されな
い。

光感度を上げるには、ホトダイオードＡの部分のＮ型エ
ピタキシャル層４の厚さを、入力信号用として使用する
光の波長に応じ、十分厚くする必要がある。しかし、Ｎ
型エピタキシャル層４の比抵抗は、NPNトランジスタＢ
の部分のＮ型エピタキシャル層４−１と同じであるた
め、数Ωcm程度であり、Ｎ型エピタキシャル層４の中
に、空乏層化しない部分がかなり厚く残ってしまい、発
生した光キャリアが拡散によりこの部分を走行する時間
が長くなり、応答速度の高速化を妨げる。また、Ｎ型エ
ピタキシャル層４の厚さを厚くすると、NPNトランジス
タＢの部分のＮ型エピタキシャル層４−１の厚さも厚く
なり、NPNトランジスタＢのコレクタ抵抗が増大し、応
答速度高速化の障害となる。

一方、回路内蔵受光素子の応答速度高速化には、ホトダ
イオードＡの部分の接合容量の低減が有効であり、その
ためには、Ｎ型エピタキシャル層４を高比抵抗化するこ
とが必要である。しかし、NPNトランジスタＢの部分の
Ｎ型エピタキシャル層４−１の比抵抗が高くなると、NP
NトランジスタＢのコレクタ抵抗が増大し、応答速度の
高速化に関しては、反対の効果をもたらす。

以上のことから、回路内蔵受光素子の高感度化と応答速
度の高速化とを両立させるには、ホトダイオードＡの部
分のＮ型エピタキシャル層４は高比抵抗でかつ厚く、NP
NトランジスタＢの部分のＮ型エピタキシャル層４−１
は、低比抵抗でかつ薄くする必要があるが、第７図の構
造では、これらの相反する条件を満足させることは困難
である。

この相反する条件を満足させることのできる構造として
第８図のような構造（特公昭61-36713参照）が提案され
ている。すなわち、ホトダイオードＡは、Ｐ型半導体基
板１に埋込まれた第１のＮ型埋込拡散層２、その上に成
長させた数十〜数百Ωcmの第１の高比抵抗Ｎ型エピタキ
シャル層８（これは真性半導体に近いという意味でｉと
表記）、その側方にカソード電極を取出すために埋込ん
だ第２のN⁺型埋込拡散層９、その上に積層させた第２の
高比抵抗Ｎ型エピタキシャル層11（これも真性半導体に
近いのでｉと表記）、その表面のアノード拡散層６、埋
込拡散層９と接続するカソード拡散層５等によって構成
されており、pin型のホトダイオードを構成している。

NPNトランジスタＢは、Ｐ型半導体基板１に埋込まれたN
⁺型埋込拡散層２−１、その上に成長させた第１の高比
抵抗Ｎ型エピタキシャル層８−１（これはホトダイオー
ドＡの部分の第１の高比抵抗Ｎ型エピタキシャル層８と
同時に形成される）、この層の表面に埋込まれた第２の
N⁺型埋込拡散層９−１（これはホトダイオードＡの部分
の第２のN⁺型埋込拡散層９と同時に形成される）、さら
にその上に積層させた第２の高比抵抗Ｎ型エピタキシャ
ル層11−１（これはホトダイオードＡの部分の第２の高
比抵抗エピタキシャル層11と同時に形成される）、その
表面から第２のN⁺型埋込拡散層９−１に至るウエルとな
るＮ型拡散層12、その表面のP⁺型拡散層であるベース拡
散層６−１、その表面の一部に拡散されたN⁺型のエミッ
タ拡散層７およびコレクタ用のＮ型補償拡散層５−１等
によって構成されている。

各素子間の分離は、第１の高比抵抗Ｎ型エピタキシャル
層８及び８−１に埋込まれた第１のＰ型分離拡散層10
と、第２の高比抵抗Ｎ型エピタキシャル層11及び11−１
の表面から第１のＰ型分離拡散層10に達する第２のＰ型
分離拡散層18とによって行われる。

第８図に示される回路内蔵受光素子は以上のような構造
であるから、ホトダイオードＡの部分のエピタキシャル
層は、高比抵抗で十分厚く設定することができるため、
ホトダイオードＡは高感度となり応答速度も高速とな
る。また、NPNトランジスタＢの部分のコレクタ層は、
エピタキシャル層が実効的にＮ型拡散層12によって補償
された部分になるため、十分に低比抵抗で、かつ薄く設
定でき、信号処理回路も高速化され、その結果、高速，
高感度の回路内蔵受光素子を得ることができる。

（発明が解決しようとする課題） しかしながら、第８図の構造の回路内蔵受光素子には、
下記のような問題点がある。

（１） NPNトランジスタＢの下部の第１のN⁺型埋込拡
散層２−１と、第１のP⁺型分離拡散層10,10との間に、
第１の高比抵抗Ｎ型エピタキシャル層８−1,8−１が存
在している。これは、高濃度の第１のN⁺型埋込拡散層２
−１と、第１のP⁺型分離拡散層10が接触すると、NPNト
ランジスタＢの活性島領域と分離領域との間の耐圧が低
下するので、両拡散層が接触しないようにしておく必要
があるためである。第１のN⁺型埋込拡散層2,2−１は、
高温かつ長時間の熱処理工程を経るため、横方向への拡
がりが非常に大きい。また、第１のP⁺型分離拡散層10
も、第１の高比抵抗Ｎ型エピタキシャル層8,8−１を貫
いてＰ型半導体基板１に到達し、第２の高比抵抗Ｎ型エ
ピタキシャル層11,11−１の中途まで拡散して、第２のP
⁺型分離拡散層13と接する必要があるので、かなりの熱
処理を要し、やはり横方向への拡がりが大きくなる。す
なわち、第１のN⁺型埋込拡散層2,2−１と第１のP⁺型分
離拡散層10との接触を避けるためには、非常に大きな間
隔を設ける必要がある。このことは、各素子の領域の面
積の増大をもたらし、回路内蔵受光素子のチップサイズ
の増加につながる。

（２） 各素子間の分離は、第１のP⁺型分離拡散層10と
第２のP⁺型分離拡散層13とによって行われている。この
場合、両拡散層を各工程上の偏差（マスク合せ、拡散の
ばらつき、エピタキシャル成長中のパターンシフト等）
の範囲内で、確実に接触させるためには、第１のP⁺型分
離拡散層10及び第２のP⁺型分離拡散層13の幅を広めにし
ておく必要がある。このこともチップサイズの増加を招
く。

（３） 第１のP⁺型分離拡散層10は、相当深い拡散層に
なっているため、拡散の最深部付近は、不純物の濃度が
かなり低くなっている。また、第２の高比抵抗Ｎ型エピ
タキシャル層11,11−１を成長させる際のオートドーピ
ングにより、ホトダイオードＡの第１の高比抵抗Ｎ型エ
ピタキシャル層８と第２の高比抵抗Ｎ型エピタキシャル
層11の界面付近に、Ｐ型拡散層が形成される可能性があ
るため、第１のＰ型分離拡散層10の不純物濃度は、あま
り高くすることはできない。これらの事情により、第２
のP⁺型分離拡散層13の表面電位を接地したとしても、Ｐ
型半導体基板１の電位は容易に浮き上り、寄生サイリス
タ動作によるラッチアップを起し易くなる。

（４） ホトダイオードＡに入射した光のうち、Ｐ型半
導体基板１中にまで進入した光により発生した光キャリ
アが、NPNトランジスタＢの部分の活性島領域に到達し
て生じる寄生回路電流が大きい。

（５） 信号処理回路の構成上、Ｐ型半導体基板１をコ
レクタとしたPNPトランジスタ（サブストレート・PNPト
ランジスタ）を構成したい場合があるが、第８図のよう
な構造では、特性の安定したサブストレートPNPトラン
ジスタを形成するのは不可能である。サブストレート・
PNPトランジスタのベース層となるＮ型島領域に高比抵
抗層（ｉ層）と低比抵抗層とが混在するためである。

（６） 第１のP⁺型分離拡散層10は、第１の高比抵抗Ｎ
型エピタキシャル層8,8−１の表面から拡散する。この
ため、第２の高比抵抗Ｎ型エピタキシャル層11,11−１
の成長時に、第１の高比抵抗エピタキシャル層８の表面
に、第１のP⁺型分離拡散層10が露出しているので、オー
トドーピングが発生し、ホトダイオードＡの部分の第１
の高比抵抗Ｎ型エピタキシャル層８と第２の高比抵抗Ｎ
型エピタキシャル層11との間にＰ型拡散層が形成され、
ホトダイオードの特性に悪影響を与える。

（７） NPNトランジスタＢの部分の活性島領域に、第
１の高比抵抗Ｎ型エピタキシャル層８−１および第２の
高比抵抗Ｎ型エピタキシャル層11−１が存在しているの
で、Ｐ型分離拡散層10,13と活性島領域との間の空乏層
領域が広くなり、生成再結合成分によるリーク電流が大
きくなる。

本発明は上記のような問題点を解決することを目的とす
るものである。

（課題を解決するための手段） Ｐ型半導体基板の表面に成長させた第１の高比抵抗Ｎ型
エピタキシャル層と第２の高比抵抗Ｎ型エピタキシャル
層に形成された信号処理回路部と受光素子部とよりな
り、信号処理回路部は予めＰ型半導体基板に埋込んだＰ
型埋込拡散層により第１の高比抵抗Ｎ型エピタキシャル
層が補償されており、受光素子部との分離は前記の補償
されたＰ型埋込拡散層と第２の高比抵抗Ｎ型エピタキシ
ャル層表面から前記のＰ型埋込拡散層に達するＰ型分離
拡散層とによって行われ、信号処理回路部の第２の高比
抵抗Ｎ型エピタキシャル層はＮ型拡散層によって補償さ
れ、この高比抵抗Ｎ型エピタキシャル層が補償されたＮ
型拡散層の側面はＰ型分離拡散層に接し、高比抵抗Ｎ型
エピタキシャル層が補償されたＮ型拡散層の底面は必要
により第１の高比抵抗Ｎ型エピタキシャル層が補償され
たＰ型埋込拡散層に接するようにした。

（作用） 本発明は以上のような構造であるから、信号処理回路部
には高比抵抗Ｎ型エピタキシャル層（ｉ層）が残存しな
くなるから、信号処理回路素子の活性島領域の大幅な縮
小が可能となりチップサイズが縮小できる。また、信号
処理回路部における素子間分離拡散層の抵抗を、第８図
の構造に比べて低減することができるため、ラッチアッ
プ耐性が向上する。Ｐ型埋込拡散層の導入により寄生光
電流の低減が可能となる。さらに特性の安定したサブス
トレート・PNPトランジスタを内蔵することが可能にな
る。ホトダイオード部の高比抵抗Ｎ型エピタキシャル層
へのＰ型不純物のオートドープを防止し、活性島領域と
素子間分離領域との間のリーク電流が低減される。

（実施例） 第１図は本発明の一実施例の断面図であり、第２図乃至
第５図は、その各工程の断面図である。

まず、第２図に示されるように、Ｐ型半導体基板１の表
面の受光素子であるホトダイオード形成予定領域に、第
１のＮ型埋込拡散層２を、信号処理回路素子例えばNPN
トランジスタ形成予定領域にはＰ型埋込拡散層14を形成
する。

次に、第３図に示すように、表面の全面に例えば100Ωc
m程度の第１の高比抵抗Ｎ型エピタキシャル層８を成長
させる。このとき、Ｐ型埋込拡散層14と第１のＮ型埋込
拡散層２は、いずれも第１の高比抵抗Ｎ型エピタキシャ
ル層８中に拡散する。その後、NPNトランジスタの予定
領域およびホトダイオードのカソード電極引出領域に第
２のＮ型埋込拡散層９および９−１を形成する。

次に、第４図に示すように、例えば100Ωcm程度の第２
の高比抵抗Ｎ型エピタキシャル層11を全面に成長させ
る。NPNトランジスタの予定領域には、例えば１Ωcm程
度の比抵抗になるように、適当な不純物濃度の深いＮ型
拡散層12を形成する。このとき、第２のＮ型埋込拡散層
9,9−１は、第２の高比抵抗Ｎ型エピタキシャル層11中
にある程度拡散する。

次に、第５図に示すように、Ｎ型拡散層12の周辺に、表
面からＰ型埋込拡散層14に達するＰ型分離拡散層13,13
…と、表面から第２のＮ型埋込拡散層９−１の表面の一
部及び、第２のＮ型埋込拡散層９に達するＮ型補償拡散
層5,5を拡散する。このとき、第１のＮ型埋込拡散層
２、第２のＮ型埋込拡散層9,9−１、Ｐ型埋込拡散層14
は、それぞれ上下にある程度拡散し、Ｎ型拡散層12にあ
る程度下方に拡散するため、信号処理回路部分には、高
比抵抗エピタキシャル層（ｉ層）は残存しない構造とな
る。

この後、ホトダイオード予定領域の第２の高比抵抗Ｎ型
エピタキシャル層11の表面の一部にアノード拡散層６、
NPNトランジスタ予定領域のＮ型拡散層12の表面の一部
にベース拡散層６−１、さらにその一部にエミッタ拡散
層７等を形成すると、第１図に示される回路内蔵受光素
子が完成する。

（発明の効果） 本発明の構造によれば次のような効果がある。

（１） 信号処理回路部の活性島領域の面積を小さくす
ることができる。また、信号処理回路部では、Ｐ型埋込
拡散層14とＰ型分離拡散層13との間の、マスク合せ等に
よる横方向の工程中の偏差を考慮する必要がないためＰ
型分離拡散層13の幅を狭くすることができる。これらに
よってチップサイズの大幅な縮小が可能となる。この効
果は信号処理回路の集積度が上がるに伴なって顕著とな
る。

（２） Ｐ型埋込拡散層14とＰ型分離拡散層13との接触
部分における不純物濃度を、Ｐ型半導体基板１と同程度
となるように、拡散条件を設定すれば、ラッチアップ耐
性は第７図の構造のものと同程度にすることができる。

（３） Ｐ型半導体基板１まで進入した光による寄生光
電流の影響は、そこで発生した光キャリア（電子）か
ら、活性島領域とＰ型埋込拡散層14とのPN接合までの距
離が遠くなることと、さらにＰ型埋込拡散層14内でのラ
イフタイムが短いこと、およびＰ型埋込拡散層14内のＰ
型不純物分布に従って形成される内蔵電界により、光キ
ャリアが押し戻される効果によって大幅に改善される。

（４） サブストレート・PNPトランジスタを形成する
場合は、第６図のような構造にすることができる。すな
わち、第１図におけるNPNトランジスタの場合のベース
拡散層６−１が第６図ではエミッタ６−２となり、第１
図における活性島領域補償用のＮ型拡散層12が第６図で
はベース12−１となり、第１図におけるＰ型埋込拡散層
14およびＰ型分離拡散層13が第６図ではコレクタ13−1,
14−１となる。この構造では、エース層となるＮ型島領
域に特性不安定の要因となる高比抵抗層（ｉ層）が残ら
ないため、特性の安定したサブストレート・PNPトラン
ジスタを形成することができる。

（５） 第４図に示される本発明の製造工程において、
第２の高比抵抗Ｎ型エピタキシャル層11を成長させると
きに、Ｐ型埋込拡散層14が第１の高比抵抗Ｎ型エピタキ
シャル層８の表面に出ないようにしておけば、Ｐ型不純
物のホトダイオード部の第２の高比抵抗Ｎ型エピタキシ
ャル層11へのオートドープは防止できる。

（６） 信号処理回路部の活性島領域補償用のＮ型拡散
層12とＰ型分離拡散層13とを接触させ、さらにＰ型埋込
拡散層14を信号処理回路部の下方全面に設けることによ
り、活性島領域に高比抵抗Ｎ型エピタキシャル層（ｉ
層）がそのまま残らない構造にされているから、Ｐ型分
離拡散層部分と活性島領域との間のリーク電流は減少す
る。

（７） 前述した実施例において、第２の高比抵抗Ｎ型
エピタキシャル層成長時のＰ型不純物のオートドープが
問題にならないレベルであれば、Ｐ型分離拡散層13を第
２高比抵抗Ｎ型エピタキシャル層の上下から拡散する構
造にすることによって、信号処理回路部の素子の活性島
領域の面積はさらに縮小できる。

以上のように集積度の向上した、高感度、高速、高品質
で用途の広い回路内蔵受光素子が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の略断面図、第２図，第３
図，第４図及び第５図は第１図の構造を得るまでの各工
程の略断面図であり、第６図はサブストレート・PNPト
ランジスタに本発明を実施した一例の略断面図、第７図
及び第８図は従来の例の略断面図である。 １……Ｐ型半導体基板、２……第１のＮ型埋込拡散層、
３……Ｐ型素子間分離拡散層、４……Ｎ型エピタキシャ
ル層、５……Ｎ型補償拡散層、６……アノード拡散層、
６−１……ベース拡散層、７……エミッタ拡散層、８…
…第１の高比抵抗Ｎ型エピタキシャル層、9,9−１……
第２のＮ型埋込拡散層、10……Ｐ型素子間分離拡散層、
11……第２の高比抵抗Ｎ型エピタキシャル層、12……Ｎ
型拡散層、13……Ｐ型分離拡散層、14……Ｐ型埋込拡散
層、Ａ……ホトダイオード、Ｂ……NPNトランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１の導電型の半導体基板の表面に成長さ
   せた第２の導電型の複数の高比抵抗エピタキシャル層を
   有し、該複数の高比抵抗エピタキシャル層に設けた受光
   素子部と信号処理回路部とよりなり、信号処理回路部は
   予め前記の半導体基板に埋込んだ第１の導電型の拡散層
   により下方の高比抵抗エピタキシャル層を第１の導電型
   とするように補償されており、受光素子部との分離は前
   記の補償された拡散層と上方の高比抵抗エピタキシャル
   層の表面から前記の拡散層に達する第１の導電型の分離
   拡散層とによって行われ、かつ上方の高比抵抗エピタキ
   シャル層は第２の導電型の拡散層によって補償され低比
   抵抗とされていることを特徴とする回路内蔵受光素子。