JP2839413B2 - 回路内蔵受光素子 - Google Patents
回路内蔵受光素子Info
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- JP2839413B2 JP2839413B2 JP4206819A JP20681992A JP2839413B2 JP 2839413 B2 JP2839413 B2 JP 2839413B2 JP 4206819 A JP4206819 A JP 4206819A JP 20681992 A JP20681992 A JP 20681992A JP 2839413 B2 JP2839413 B2 JP 2839413B2
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Description
【０００１】
【産業上の利用分野】本発明は、信号処理回路を内蔵し
た受光素子の改良に関するもので、その光感度を増し、
かつ、応答速度を高速化する構造に関する。
た受光素子の改良に関するもので、その光感度を増し、
かつ、応答速度を高速化する構造に関する。
【０００２】
【従来の技術】回路内蔵受光素子は、光センサ，フォト
カプラ等に広く用いられているが、最近、データ伝送の
高速化、Ｓ／Ｎ比向上等の要求から、高光感度化，応答
速度の高速化が強く望まれている。この高光感度化およ
び応答速度の高速化を同時に実現する回路内蔵受光素子
の構造として、本出願人の平成１年３月１０日出願に係
る特願平１−５９２１４に開示されている構造がある。
カプラ等に広く用いられているが、最近、データ伝送の
高速化、Ｓ／Ｎ比向上等の要求から、高光感度化，応答
速度の高速化が強く望まれている。この高光感度化およ
び応答速度の高速化を同時に実現する回路内蔵受光素子
の構造として、本出願人の平成１年３月１０日出願に係
る特願平１−５９２１４に開示されている構造がある。
【０００３】図６は、前記出願に開示されている構造の
略断面図である。この構造において、図の左方の受光素
子であるフォトダイオードは、第１のＮ + 型埋込拡散層
２と、その上に積層した２層の第１および第２の高比抵
抗Ｎ型エピタキシャル層１２および１３ならびにＰ+ 型
拡散層１０とでＰＩＮフォトダイオードを形成して、高
速，高光感度化を達成している。
略断面図である。この構造において、図の左方の受光素
子であるフォトダイオードは、第１のＮ + 型埋込拡散層
２と、その上に積層した２層の第１および第２の高比抵
抗Ｎ型エピタキシャル層１２および１３ならびにＰ+ 型
拡散層１０とでＰＩＮフォトダイオードを形成して、高
速，高光感度化を達成している。
【０００４】図の右方の信号処理回路素子であるＮＰＮ
トランジスタは、Ｐ型埋込拡散層４（第１の高比抵抗Ｎ
型エピタキシャル層１２が補償されたもの）、この層に
埋込んだ第２のＮ+ 型埋込拡散層５−１、Ｎ型拡散層８
（第２の高比抵抗Ｎ型エピタキシャル層１３の補償され
たもの）、およびその中に形成したベース拡散層１０−
１およびエミッタ拡散層１１によって形成されており、
Ｎ型拡散層８の比抵抗および第２の高比抵抗Ｎ型エピタ
キシャル層１３の厚さを最適値に設定することで、ＮＰ
Ｎトランジスタの高速動作を達成している。その他本発
明と関係の少ない点については説明を省略する。
トランジスタは、Ｐ型埋込拡散層４（第１の高比抵抗Ｎ
型エピタキシャル層１２が補償されたもの）、この層に
埋込んだ第２のＮ+ 型埋込拡散層５−１、Ｎ型拡散層８
（第２の高比抵抗Ｎ型エピタキシャル層１３の補償され
たもの）、およびその中に形成したベース拡散層１０−
１およびエミッタ拡散層１１によって形成されており、
Ｎ型拡散層８の比抵抗および第２の高比抵抗Ｎ型エピタ
キシャル層１３の厚さを最適値に設定することで、ＮＰ
Ｎトランジスタの高速動作を達成している。その他本発
明と関係の少ない点については説明を省略する。
【０００５】
【発明が解決しようとする課題】ところが、図６の回路
内蔵受光素子には、次のような問題点がある。
内蔵受光素子には、次のような問題点がある。
【０００６】（１） 高比抵抗エピタキシャル層１２の
成長時に、Ｐ型埋込拡散層４からのＰ型不純物のラテラ
ルオートドープにより、フォトダイオード部の第１のＮ
+ 型埋込拡散層２の上部に、Ｐ型の反転層が形成されて
しまう場合がある。このＰ型反転層が形成されると、フ
ォトダイオードの応答速度に悪影響が出る。
成長時に、Ｐ型埋込拡散層４からのＰ型不純物のラテラ
ルオートドープにより、フォトダイオード部の第１のＮ
+ 型埋込拡散層２の上部に、Ｐ型の反転層が形成されて
しまう場合がある。このＰ型反転層が形成されると、フ
ォトダイオードの応答速度に悪影響が出る。
【０００７】図７は、この悪影響を説明するためのグラ
フであって、縦軸はホールに対するポテンシャルであ
り、横軸はシリコン表面からの深さである。Ｐ型反転層
が形成されると、同図に示すように、第１のＮ型埋込拡
散層２とＰ型反転層との間にポテンシャル障壁が形成さ
れ、第１のＮ型埋込拡散層９で発生した光キャリアの移
動速度がこのポテンシャル障壁によって減速されるため
である。
フであって、縦軸はホールに対するポテンシャルであ
り、横軸はシリコン表面からの深さである。Ｐ型反転層
が形成されると、同図に示すように、第１のＮ型埋込拡
散層２とＰ型反転層との間にポテンシャル障壁が形成さ
れ、第１のＮ型埋込拡散層９で発生した光キャリアの移
動速度がこのポテンシャル障壁によって減速されるため
である。
【０００８】（２） 第１および第２のＮ型高比抵抗エ
ピタキシャル層１２，１３をフォトダイオードの活性層
としているため、主に光電流に寄与するのは正孔である
から、電子と正孔の移動度の差により、電子が主である
場合に比べて光キャリアの移動速度が遅くなる。
ピタキシャル層１２，１３をフォトダイオードの活性層
としているため、主に光電流に寄与するのは正孔である
から、電子と正孔の移動度の差により、電子が主である
場合に比べて光キャリアの移動速度が遅くなる。
【０００９】（３） Ｐ型埋込拡散層４とＰ+ 型分離拡
散層７によって信号処理回路部の素子間分離を行なって
いるため、Ｐ型埋込拡散層４により第１のＮ型高比抵抗
エピタキシャル層１２を補償するまで熱処理を行なう必
要がある。その熱処理の間に第１のＮ+ 型埋込拡散層２
が上方へ拡散し、このＮ+ 型埋込拡散部分での光キャリ
アの拡散による移動は、空乏層内の電界ドリフトによる
移動よりも遅いため、フォトダイオードの応答速度に悪
影響が生じる。
散層７によって信号処理回路部の素子間分離を行なって
いるため、Ｐ型埋込拡散層４により第１のＮ型高比抵抗
エピタキシャル層１２を補償するまで熱処理を行なう必
要がある。その熱処理の間に第１のＮ+ 型埋込拡散層２
が上方へ拡散し、このＮ+ 型埋込拡散部分での光キャリ
アの拡散による移動は、空乏層内の電界ドリフトによる
移動よりも遅いため、フォトダイオードの応答速度に悪
影響が生じる。
【００１０】本発明の目的は、これらの問題点を解決
し、応答速度が高速であり、かつ光感度の高い回路内蔵
受光素子を得ることにある。
し、応答速度が高速であり、かつ光感度の高い回路内蔵
受光素子を得ることにある。
【００１１】
【課題を解決するための手段】本発明の回路内蔵受光素
子においては、従来の回路内蔵受光素子における第１お
よび第２のＮ型高比抵抗エピタキシャル層を、それぞ
れ、第１および第２のＰ型高比抵抗エピタキシャル層に
変更し、フォトダイオードの第１および第２のＮ + 型埋
込拡散層２および５とＮ+ 型拡散層９よりなるＮ型拡散
層により、アノード拡散層１０とＰ型半導体基板１とを
絶縁するようにした。
子においては、従来の回路内蔵受光素子における第１お
よび第２のＮ型高比抵抗エピタキシャル層を、それぞ
れ、第１および第２のＰ型高比抵抗エピタキシャル層に
変更し、フォトダイオードの第１および第２のＮ + 型埋
込拡散層２および５とＮ+ 型拡散層９よりなるＮ型拡散
層により、アノード拡散層１０とＰ型半導体基板１とを
絶縁するようにした。
【００１２】
【作用】本発明の構造をとることにより、図６の構造の
回路内蔵受光素子における問題点を解決することができ
る。すなわち、 （１） 第１のＮ型高比抵抗エピタキシャル層に代えて
Ｐ型高比抵抗エピタキシャル層を成長させるから、Ｐ型
埋込拡散層４から或る程度のラテラルオートドープが発
生しても、フォトダイオード上のエピタキシャル層がＰ
型であるため、Ｐ型反転層は発生せずフォトダイオード
応答速度への悪影響はない。
回路内蔵受光素子における問題点を解決することができ
る。すなわち、 （１） 第１のＮ型高比抵抗エピタキシャル層に代えて
Ｐ型高比抵抗エピタキシャル層を成長させるから、Ｐ型
埋込拡散層４から或る程度のラテラルオートドープが発
生しても、フォトダイオード上のエピタキシャル層がＰ
型であるため、Ｐ型反転層は発生せずフォトダイオード
応答速度への悪影響はない。
【００１３】（２） 第１および第２のＰ型高比抵抗エ
ピタキシャル層がフォトダイオードの活性層となってい
るため、光電流に寄与するのは電子が主となり、正孔が
主の場合に比べて、フォトダイオードの応答速度が高速
となる。
ピタキシャル層がフォトダイオードの活性層となってい
るため、光電流に寄与するのは電子が主となり、正孔が
主の場合に比べて、フォトダイオードの応答速度が高速
となる。
【００１４】（３） Ｐ型埋込拡散層４は、第１のＰ型
高比抵抗エピタキシャル層すべてを必ずしも補償しなく
ても、信号処理回路部分の素子間分離が可能であるた
め、図６の構造の回路内蔵受光素子に比べて、Ｐ型埋込
拡散層４の熱処理時間を低減することができ、それによ
って第１のＮ+ 型埋込拡散層２の上方への拡散が抑えら
れ、フォトダイオードの応答速度を高速化することがで
きる。
高比抵抗エピタキシャル層すべてを必ずしも補償しなく
ても、信号処理回路部分の素子間分離が可能であるた
め、図６の構造の回路内蔵受光素子に比べて、Ｐ型埋込
拡散層４の熱処理時間を低減することができ、それによ
って第１のＮ+ 型埋込拡散層２の上方への拡散が抑えら
れ、フォトダイオードの応答速度を高速化することがで
きる。
【００１５】
【実施例】図１は、本発明の一実施例の略断面図であ
る。図６の従来例と大きく異なるところは、第１および
第２の高比抵抗エピタキシャル層１２および１３を、Ｎ
型からＰ型に変更していることである。
る。図６の従来例と大きく異なるところは、第１および
第２の高比抵抗エピタキシャル層１２および１３を、Ｎ
型からＰ型に変更していることである。
【００１６】図２〜図５は、図１の構造を得るための途
中の工程を示した図である。これらの図を順を追って説
明する。
中の工程を示した図である。これらの図を順を追って説
明する。
【００１７】まず、図２に示すように、Ｐ型半導体基板
１のフォトダイオード形成予定領域に第１のＮ+ 型埋込
拡散層２、信号処理回路形成予定領域にＰ型埋込拡散層
４を形成する。
１のフォトダイオード形成予定領域に第１のＮ+ 型埋込
拡散層２、信号処理回路形成予定領域にＰ型埋込拡散層
４を形成する。
【００１８】次いで、図３に示すように、その表面に第
１の高比抵抗Ｐ型エピタキシャル層３を積層する。この
とき、Ｐ型埋込拡散層４からのＰ型不純物のラテラルオ
ートドープが発生し、第１のＮ+ 型埋込拡散層２の上に
Ｐ型不純物が入り込むという可能性がある。このＰ型不
純物が後工程の熱処理によって第１のＮ+ 型埋込拡散層
２の上にまで拡散してきた場合、エピタキシャル層がＮ
型のときには反転層が発生するが、本発明の構造ではエ
ピタキシャル層がＰ型であるため、反転層は発生しな
い。その後、フォトダイオードのカソード電極引出し部
および信号処理回路のＮＰＮトランジスタ形成予定領域
に、それぞれ第２のＮ型埋込拡散層５および５−１を形
成する。
１の高比抵抗Ｐ型エピタキシャル層３を積層する。この
とき、Ｐ型埋込拡散層４からのＰ型不純物のラテラルオ
ートドープが発生し、第１のＮ+ 型埋込拡散層２の上に
Ｐ型不純物が入り込むという可能性がある。このＰ型不
純物が後工程の熱処理によって第１のＮ+ 型埋込拡散層
２の上にまで拡散してきた場合、エピタキシャル層がＮ
型のときには反転層が発生するが、本発明の構造ではエ
ピタキシャル層がＰ型であるため、反転層は発生しな
い。その後、フォトダイオードのカソード電極引出し部
および信号処理回路のＮＰＮトランジスタ形成予定領域
に、それぞれ第２のＮ型埋込拡散層５および５−１を形
成する。
【００１９】次いで図４に示すように、これらの表面に
第２の高比抵抗Ｐ型エピタキシャル層６を積層し、信号
処理回路形成予定領域にはＮ型拡散層８を形成し、第２
の高比抵抗Ｐ型エピタキシャル層６を補償する。
第２の高比抵抗Ｐ型エピタキシャル層６を積層し、信号
処理回路形成予定領域にはＮ型拡散層８を形成し、第２
の高比抵抗Ｐ型エピタキシャル層６を補償する。
【００２０】その後、図５に示すように、表面から素子
間分離用のＰ型分離拡散層７、Ｎ型コレクタ補償拡散層
９等を拡散する。
間分離用のＰ型分離拡散層７、Ｎ型コレクタ補償拡散層
９等を拡散する。
【００２１】図１は、図５の工程の後、フォトダイオー
ド部にアノード拡散層１０を形成し、ＰＮＰトランジス
タ部にベース拡散層１０−１およびエミッタ拡散層１１
を形成して完成された回路内蔵受光素子の略断面図であ
る。
ド部にアノード拡散層１０を形成し、ＰＮＰトランジス
タ部にベース拡散層１０−１およびエミッタ拡散層１１
を形成して完成された回路内蔵受光素子の略断面図であ
る。
【００２２】なお、Ｐ型埋込拡散層４は、Ｐ型半導体基
板１に埋込むことは必ずしも必要ではなく、第１の高比
抵抗Ｐ型エピタキシャル層３と第２の高比抵抗Ｐ型エピ
タキシャル層６の間に埋込んでもよい。
板１に埋込むことは必ずしも必要ではなく、第１の高比
抵抗Ｐ型エピタキシャル層３と第２の高比抵抗Ｐ型エピ
タキシャル層６の間に埋込んでもよい。
【００２３】
【発明の効果】本発明は以上のような構造であるから、
Ｐ型反転層の形成を防止し、光キャリアの移動速度を速
くし、応答速度の速いかつ光感度の高い回路内蔵受光素
子を得ることができる。
Ｐ型反転層の形成を防止し、光キャリアの移動速度を速
くし、応答速度の速いかつ光感度の高い回路内蔵受光素
子を得ることができる。
【図１】本発明の一実施例の略断面図である。
【図２】図１の構造を得るための１工程の略断面図であ
る。
る。
【図３】図１の構造を得るための１工程の略断面図であ
る。
る。
【図４】図１の構造を得るための１工程の略断面図であ
る。
る。
【図５】図１の構造を得るための１工程の略断面図であ
る。
る。
【図６】従来の一例の略断面図である。
【図７】従来例におけるホールに対するポテンシャルと
シリコン表面からの深さの関係を示すグラフである。
シリコン表面からの深さの関係を示すグラフである。
１ Ｐ型半導体基板 ２ 第１のＮ+ 型埋込拡散層 ３ 第１のＰ型高比抵抗エピタキシャル層 ４ Ｐ型埋込拡散層 ５ 第２のＮ+ 型埋込拡散層 ６ 第２のＰ型高比抵抗エピタキシャル層 ７ Ｐ型分離拡散層 ８ Ｎ型拡散層 ９ Ｎ型コレクタ補償拡散層 １０ アノード拡散層 １０−１ ベース拡散層 １１ エミッタ拡散層
Claims (2)
- 【請求項１】 １枚の半導体基板に形成した受光素子と
信号処理回路よりなり、 受光素子は第１導電型の半導体基板と、この基板上に埋
込んだ第１の第２導電型埋込半導体層と、その上に積層
した第１の第１導電型の高比抵抗半導体層と、この高比
抵抗半導体層に部分的に埋込んだ第２の第２導電型埋込
半導体層と、その上に積層した第２の第１導電型の高比
抵抗半導体層と、この第２の第１導電型の高比抵抗半導
体層の表面から拡散した第１導電型の半導体層と、同様
に表面から部分的に拡散した第２導電型半導体層を有
し、 信号処理回路は、第１導電型の半導体基板と、その上に
形成した第１導電型の半導体層と、その上部に埋込んだ
第２の第２導電型の埋込半導体層と、その上に積層した
第２導電型半導体層と、その上に設けたベース拡散層お
よびエミッタ拡散層を有する、 ことを特徴とする回路内蔵受光素子。 - 【請求項２】 受光素子の第１および第２の第２導電型
の埋込半導体層および第２の第１導電型高比抵抗半導体
層表面から部分的に拡散した第２導電型半導体層がそれ
ぞれ電気的に接続されており、表面から拡散した第１導
電型の半導体層と第１導電型の半導体基板とは接合によ
り絶縁されていることを特徴とする請求項１記載の回路
内蔵受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206819A JP2839413B2 (ja) | 1992-08-03 | 1992-08-03 | 回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206819A JP2839413B2 (ja) | 1992-08-03 | 1992-08-03 | 回路内蔵受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653465A JPH0653465A (ja) | 1994-02-25 |
| JP2839413B2 true JP2839413B2 (ja) | 1998-12-16 |
Family
ID=16529615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206819A Expired - Fee Related JP2839413B2 (ja) | 1992-08-03 | 1992-08-03 | 回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839413B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8714042B2 (en) | 2010-06-14 | 2014-05-06 | Honda Motor Co., Ltd. | Controllable steering rack guide system and method |
-
1992
- 1992-08-03 JP JP4206819A patent/JP2839413B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653465A (ja) | 1994-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980929 |
|
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