KR100428926B1 - 회로내장 수광장치 - Google Patents
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Abstract
회로내장 수광장치는, 제 1 도전형의 제 1 반도체기판, 제 1 도전형의 제 1 반도체층, 제 1 도전형의 제 2 반도체층, 상기 제 1 도전형의 제 2 반도체층의 제 1 부분에 제공된, 제 2 도전형의 확산영역, 상기 제 1 도전형의 제 1 반도체층의 제 1 부분 및 상기 제 1 도전형의 제 2 반도체층의 제 2 부분에 제공된 회로 소자를 구비한다. 상기 제 1 도전형의 제 2 반도체층 및 상기 제 2 도전형의 확산영역은 광검출 포토다이오드를 형성하고, 상기 제 2 도전형의 확산영역은 단파장 신호광의 침투 깊이 이하의 확산 깊이를 갖는다.
Description
본 발명은 광검출 포토다이오드부를 포함한 회로내장 수광장치 및 동일기판상의 회로소자에 관한 것이다. 보다 구체적으로, 본 발명은 광검출 포토다이오드부의 성능을 개선하는 회로내장 수광장치의 구성에 관한 것이다.
최근, 광학디스크 장치는, 그 성능은 높아지는 반면 점점 소형화되고 있다. 이러한 진보에 의해, 소형 및 경량의 광학 픽업에 대한 필요성이 증가하고 있다. 이와 같은 광학 픽업을 실현하기 위해, 트래킹 빔을 발생시키는 기능, 광을 분기하는 기능, 및 에러 신호를 발생시키는 기능이 하나의 홀로그램(hologram) 장치에 집적되어 있고; 레이저 다이오드, 분리형 포토다이오드 등이 하나의 패키지에 설비되어 있고; 또는 상기 홀로그램 장치가 상기 패키지의 상부표면에 제공되는 기술이 제안되고 있다. 이와 같은 기술을 광학모듈이라 한다.
광학 픽업장치에 포함된 소자들중 회로내장 수광장치가 있다. 회로내장 수광장치에는, 신호광을 전기신호(광전 변환된 신호)로 변환하는 광검출 포토다이오드부, 광전 변환된 신호를 처리하는 트랜지스터, 레지스터, 및 커패시터 등의 회로소자들이 집적된다.
도5는 종래의 회로내장 수광장치(4000)의 구조를 나타낸 단면도이다.
회로내장 수광장치(4000)는 신호광을 전기신호로 변환하는 광검출 포토다이오드부가 제공된 포토다이오드 영역(51), 및 광전 변환된 신호를 처리하기 위해 사용되는 주변회로 영역(52)을 포함한다. 특히, 주변회로 영역(52)에는, NPN 트랜지스터 및 수직 PNP 트랜지스터가 제공된다.
회로내장 수광장치(4000)의 제조비용을 감소시키기 위해, 제조공정의 공통점을 늘린다. 포토다이오드 영역(51)과 주변회로 영역(52) 모두에 대해, P형 기판(53)(P), P형 에피택셜층(54)(P-), 및 N형 에피택셜층(55)(N)을 이 순서로 순차 제공한다. 포토다이오드 영역(51)에서는, P형 에피텍셜층(54)과 N형에피텍셜층(55)은 PN 접합점을 갖고, 광검출 포토다이오드부를 형성한다. 주변회로 영역(52)에서는, 불순물 확산에 의해, P형 에피텍셜층(54)과 N형 에피텍셜층(55)에 상기 2개의 트랜지스터를 제공한다.
일반적으로, 포토다이오드의 성능을 측정하는 방법은 포토다이오드의 감광성 및 응답속도이다. 상기 감광성은 공핍층에서 발생되는 캐리어의 수와, 공핍층의 외부에서 발생하고 광 검출시 PN 접합점에 리버스 바이어스가 인가될 때 캐리어 확산에 의해 상기 공핍층에 도달하는 캐리어의 수의 합에 의해 결정된다. 상기 응답속도는 광검출 포토다이오드부의 PN 접합 커패시턴스의 값에 의해 크게 영향을 받는다. 따라서, 공핍층을 충분히 확장하는 것은 포토다이오드의 감도를 증가시키고 접합 커패시턴스를 감소시켜 응답속도를 증가시키는 데 효과적이다.
따라서, 제 1 도전형 영역으로서, 저농도(고레지스턴스)의 P형 에피텍셜층(54)이 표면에 제공된 P형 기판(53)이, 상기한 바와 같이 사용된다. 또한, 대신 P형 저농도 기판(도시 안함)이 대신 사용될 수도 있다.
이와 같은 구성에 의해 광이 흡수되는 제 1 도전형 영역에 용이하게 팽창되는 공핍층이 발생하기 때문에, 침투하는 신호광을 효과적으로 이용하는 것이 가능하게 된다. 또한, PN 접합 커패시턴스를 감소시킬 수 있다.
광학 디스크 등의 광학기록매체의 기록밀도가 해마다 높아짐에 따라, 상기 매체에 인가되는 광의 파장이 감소한다. 특히, 파장이 780nm인 인프라-적색광이 CD에 사용되는 반면, 파장이 650nm로 감소한 적색광은 DVD에 사용된다. 파장이 약 410nm로 더 감소한 청색광의 사용이 개발되고 있다.
그러나, 신호광의 파장이 감소함에 따라, 신호광이 도달할 수 있는 실리콘의 깊이(이하, 침투깊이)가 급격히 감소한다. 예컨대, 780nm 광의 침투깊이가 약 8㎛이더라도, 410nm 광의 침투깊이는 약 0.3㎛ 이하로 된다.
종래 도5의 회로내장 수광장치(4000)의 포토다이오드 영역의 구조에는 다음과 같은 문제가 있다.
(1) N형 에피텍셜층(55)의 두께는 일반적으로 주변회로 영역(52)의 트랜지스터를 제공하기 위해 적어도 약 1㎛ 이상일 필요가 있다. 또한, 캐소드 레지스턴스를 감소시키기 위해, 고농도의 N형 확산영역(56)(N+)이 제공되어, 공핍이 거의 없는 N형 에피텍셜층에 의해 침투광이 대부분 흡수된다. 이에 의해, 캐리어의 재결합율이 높고 재결합된 캐리어들이 광전 전류에 기여할 수 없기 때문에, 감도가 향상될 수 없다. 또한, 광검출 포토다이오드부의 PN 접합 커패시턴스가 매우 커서 고응답속도를 실현할 수 없다.
(2) 주변회로 영역(52)과의 조화를 고려하지 않고, N형 에피텍셜층(55)을 얇게 할 가능성이 있다. 이 경우, N형 에피텍셜층(55)이 성장하면, 주변 고립확산 영역(57)(P+) 또는 막생성 장치에 의해 P형 오토 도프가 발생한다. 오토도프가 발생하면 제 1 도전형 영역(그 위에 형성된 저농도 P형 에피텍셜층(54)을 갖는 P형 기판(53) 또는 P형 저농도 기판)과 그 위에 형성된 N형 에피텍셜층(55) 사이의 계면 근방에 전위피크가 형성되어, 응답특성이 열화한다.
(3) 제조공정을 감소시키고 단파장의 감광성을 향상시키기 위해, N형 에피텍셜층(55)에 P형 확산영역이 제공된 광검출 포토다이오드부가 제공될 수 있다. 그러나, 이 경우, P형 확산영역에 사용되는 보론이 그 표면에서 분리되어 표면농도가 낮아진다. 그 결과, 표면 재결합이 증가하여, 감도가 저하된다. 또한, 광검출 포토다이오드의 감광성은, 그 구조 때문에 침투깊이가 큰 장파장에 대해 증가할 수 없다. 공핍층이 크게 확장되지는 않기 때문에, 접합 커패시턴스가 증가하고 이에 의해 응답속도가 저하된다.
(4) 상방 및 하방으로 확산이 행해지는 고립 확산영역(57)에 의해 광검출 포토다이오드부가 분리된 도5의 종래 구성에 있어서, 광이 고립 확산영역(57)에 입사한다고 가정한다. 도6a 및 6b에 나타낸 바와 같이, 고립 확산영역(57)의 불순물 농도구배는 각각 도5의 A-A'선의 프로파일과 도5의 B-B'선의 프로파일을 갖는다. 생성된 캐리어들은 도6a의 골에 축적된다. 도6b를 참조하면, 중간부분에는 거의 경사가 없기 때문에, 축적된 캐리어들이 저속으로 측면을 이동한다. 이에 의해, 응답속도가 개선될 수 없다.
상기 이유들에 의하면, 단파장 및 장파장 등의 상이한 파장을 갖는 신호광을 사용한 광학기록매체와 호환가능하기 위해, 각각의 파장영역에 대응하는 복수의 회로내장 수광장치들이 기록 및 재생장치에 필요하게 되어 복합 시스템이 된다.
본 발명의 일 양태에 의하면, 회로내장 수광장치는, 제 1 도전형의 제 1 반도체기판, 제 1 도전형의 제 1 반도체층, 제 1 도전형의 제 2 반도체층, 상기 제 1 도전형의 제 2 반도체층의 제 1 부분에 제공된, 제 2 도전형의 확산영역, 및 상기제 1 도전형의 제 1 반도체층의 제 1 부분 및 상기 제 1 도전형의 제 2 반도체층의 제 2 부분에 제공된 회로 소자를 구비한다. 상기 제 1 도전형의 제 2 반도체층 및 상기 제 2 도전형의 확산영역은 광검출 포토다이오드를 형성하고, 상기 제 2 도전형의 확산영역은 단파장 신호광의 침투 깊이 이하의 확산 깊이를 갖는다.
본 발명의 일 실시예에서, 상기 제 2 도전형의 확산영역의 확산 깊이는 0.3μm 이하이다.
본 발명의 일 실시예에서, 상기 단파장 신호광은 청색 광이다.
따라서, 회로소자가 제공되는 제 1 및 제 2 반도체층의 두께가 충분할 수 있고, 제 2 반도체층의 포토다이오드 영역의 표면의 얕은 위치에 PN 접합을 제공할 수 있다. 단파장 신호광이더라도 충분히 흡수될 수 있다. 이에 의해, 고감도 광검출 포토다이오드부를 갖는 회로내장 수광장치를 실현할 수 있다.
또한, 제 1 및 제 2 반도체층의 농도가 낮은 값으로 설정되면, 종래의 경우와 같이, 광검출 포토다이오드부의 공핍층이 기판측으로 충분히 팽창한다. 이에 의해, 고감도 광검출 포토다이오드부를 갖는 회로내장 수광장치를 실현할 수 있다. 장파장 신호광의 경우에도 상기 성능은 저하되지 않는다.
이는 특히 포토다이오드 영역에 포함된 반도체 재료로서 실리콘이 사용되는 경우에 효과적이다.
본 발명의 일 실시예에서, 상기 제 1 도전형의 제 1 반도체층의 표면 불순물 농도는 1 x 1014cm-3이상이다.
이에 의해, 안티오토 도프 능력이 향상될 수 있다. 바람직하지 않은 오토 도프 농도는 약 1 x 1014cm-3이다. 상기 표면농도의 경우, 오토도프는 광검출 포토다이오드의 특성의 변화에 거의 영향을 미치지 않는다.
본 발명의 일 실시예에서, 상기 제 1 도전형의 제 1 반도체층 및 상기 제 1 도전형의 제 2 반도체층은, 신호광의 검출에 따라 역방향 바이어스가 상기 광검출 포토다이오드부에 인가될 때, 제 1 도전형의 제 2 반도체층과 제 2 도전형의 확산영역간의 계면으로부터 제 1 도전형측의 제 2 반도체층을 향해 뻗어있는 공핍층이 제 1 도전형의 제 1 반도체층과 제 1 도전형의 제 2 반도체층간의 계면보다 깊은 위치에 달하도록, 불순물농도를 갖는다 .
이에 의해, 제조공정의 오토도프에 의해 제 1 및 제 2 반도체층 사이의 계면에서 전위피크의 영향을 제거할 수 있다.
본 발명의 일 실시예에서, 상기 제 1 도전형의 고농도 매립층은, 상기 제 1 도전형의 제 1 반도체기판과 상기 제 1 도전형의 제 1 반도체층 사이에 제공되고, 상기 고농도 매립층의 불순물농도는 상기 제 1 도전형의 제 1 반도체층의 불순물농도보다 높다.
따라서, 전극까지의 횡방향의 애노드 레지스턴스가 감소한다. 또한, 장파장 신호광이 상기 소자에 입사하는 매립층보다 깊게 발생되는 캐리어들에 대한 전위장벽이 생성된다. 이 경우, 상기 캐리어들이 광전 전류에 기여하는 것이 방지되기 때문에, 확산 전류에 의한 응답속도의 감소를 방지할 수 있다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 고농도 매립층은, 매립확산법 또는 에피택셜 성장법에 의해 제공된다.
상기 매립확산법의 경우, 회로내장 수광장치는 용이하게 얻어질 수 있다. 에피텍셜 성장법의 경우에는, 농도 프로필이 매우 정밀하게 제어될 수 있다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 제 1 반도체층의 제 1 부분과 상기 제 1 도전형의 제 2 반도체층의 제 2 부분은 N형 웰영역과 P형 웰영역을 갖고, 상기 N형 웰영역과 P형 웰영역을 사용하여 회로 소자가 제공된다.
트랜지스터와 같은 회로소자가 제공되는 에피텍셜 성장층의 도전형 및 농도 등의 조건은, 포토다이오드에 대해 자유롭게 설계된다.
본 발명의 일 실시예에서, 상기 제 1 도전형의 분리확산영역은, 상기 광검출 포토다이오드부와 회로 소자 사이에 제공되고, 상기 분리확산영역의 불순물농도는 상기 제 1 도전형의 제 1 반도체층의 불순물농도보다 크고, 상기 제 1 도전형의 분리확산영역은 상기 광검출 포토다이오드부 및 회로 소자보다 깊은 위치에 달한다.
전극 콘택트까지의 깊이 방향의 애노드 레지스턴스를 감소시킬 수 있어, CR 시상수를 감소시키고 고속 응답특성을 달성할 수 있다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 제 1 반도체층 및 상기 제 1 도전형의 제 2 반도체층의 각각의 불순물농도는 1 x 1014cm-3이상이다.
장파장에서 단파장까지의 어떤 광도 흡수할 수 있는 광검출 포토다이오드부를 갖는 회로내장 수광장치, 및 장파장에서 단파장의 범위에 걸쳐 고감도 및 고속 응답을 실현할 수 있다.
본 발명의 일 실시예에서, 상기 제 2 도전형의 확산영역은 상기 제 1 도전형의 제 2 반도체층에 의해 복수의 영역으로 분할된다.
상방 및 하방 고농도 확산법에 의해 얻어지는 고립구조가 사용되지 않기 때문에, 고농도 고립확산영역이 거의 존재하지 않는다. 따라서, 복수의 영역에 공핍층이 거의 발생하지 않고, 복수의 영역 바로 아래에서 생성되는 캐리어들이 고립확산영역으로 퍼지지 않고 공핍층에 도달한다. 이에 의해, 개선된 응답특성을 갖는 분할된 광검출 포토다이오드부를 갖는 회로내장 수광장치를 실현할 수 있다.
본 발명의 일 실시예에서, 상기 제 2 도전형의 확산영역은 요홈(groove)에 의해 복수의 영역으로 분할된다.
광검출 포토다이오드가 고립확산영역을 이용하는 상방 및 하방 고농도 확산법에 의해 분할되는 경우보다, 측면의 기생 커패시턴스를 더욱 감소시킬 수 있다. 이에 의해, 개선된 CR 시상수를 갖는 분할된 광검출 포토다이오드부를 갖는 회로내장 수광장치를 실현할 수 있다.
본 발명의 일 실시예에서, 상기 요홈은 LOCOS 법에 의해 제공된다.
반도체층이 LOCOS법에 의해 제거되기 때문에, 신뢰도가 높은 포토다이오드를 얻을 수 있다. 본 발명의 구성을 제조하는 데 트렌치 법이 사용될 수 있지만, 드라이 에칭에 의한 접합점의 리크의 증가에 의해 포토다이오드 특성이 열화하게 된다. 보다 신뢰도가 높은 광검출 포토다이오드부를 갖는 회로내장 수광장치는, LOCOS 법에 의해 요홈이 생성되는 경우에 실현될 수 있다.
본 발명의 다른 양태에 의하면, 회로내장 수광장치는, 제 1 도전형의 제 1 반도체기판, 제 1 도전형의 제 1 반도체층, 제 1 도전형의 제 2 반도체층으로서, 이 제 2 반도체층에, 제 1 도전형의 제 1 반도체층에 달하는 제 1 요홈이 제공되는, 제 2 반도체층, 상기 제 1 도전형의 제 1 반도체층의 제 1 부분에 제공되고, 상기 제 1 부분이 상기 제 1 요홈의 하측에서 노출되는, 확산영역, 및 상기 제 1 도전형의 제 1 반도체층의 제 2 부분 및 상기 제 1 도전형의 제 2 반도체층의 제 1 부분에 제공된 회로 소자를 구비한다. 상기 제 1 도전형의 제 1 반도체층 및 상기 제 2 도전형의 확산영역은 광검출 포토다이오드부를 형성한다. 상기 제 2 도전형의 확산영역은 단파장 신호광의 침투 깊이 이하의 확산 깊이를 갖는다.
따라서, 제 2 반도체층의 도전형, 농도, 두께 등의 조건을 광검출 포토다이오드부와 독립적으로 자유롭게 결정할 수 있다. 또한, 회로소자에 필요한 조건을 설계할 수 있다. PN 접합점은 제 1 반도체층의 포토다이오드 영역의 표면에서 얕은 위치에 제공될 수 있고, 단파장의 신호광도 공핍층에 충분히 흡수될 수 있다. 이에 의해, 최적특성을 갖는 회로소자 및 고감도 광검출 포토다이오드를 갖는 회로내장 수광장치를 실현할 수 있다.
요홈의 깊이는 제 1 반도체층과 제 2 반도체층 사이의 계면보다 깊은 영역에 도달하기 때문에, 계면근처에 발생하는 오토도프층을 제거할 수 있다. 또한, 제 1 반도체층의 농도를 낮은 값으로 설정하는 경우, 광검출 포토다이오드부의 공핍층은 종래 경우에서와 마찬가지로 기판측으로 충분히 팽창한다. 이에 의해, 고속 광검출 포토다이오드부를 실현할 수 있다. 장파장의 신호광인 경우에도 상기 성능은 저하되지 않는다.
상기 발명의 일 실시예에서, 상기 제 2 도전형의 확산영역의 확산 깊이는 0.3μm 이하이다.
상기 발명의 일 실시예에서, 상기 단파장 신호광은 청색 광이다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 고농도 매립층은, 상기 제 1 도전형의 제 1 반도체기판과 상기 제 1 도전형의 제 1 반도체층 사이에 제공되고, 상기 고농도 매립층의 불순물농도는 상기 제 1 도전형의 제 1 반도체층의 불순물농도보다 높다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 고농도 매립층은, 매립확산법 또는 에피택셜 성장법에 의해 제공된다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 제 1 반도체층의 제 2 부분과 상기 제 1 도전형의 제 2 반도체층의 제 1 부분은 N형 웰영역과 P형 웰영역을 갖고, 상기 N형 웰영역과 P형 웰영역을 사용하여 회로 소자가 제공된다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 분리확산영역은, 상기 광검출 포토다이오드부와 회로 소자 사이에 제공되고, 상기 분리확산영역의 불순물농도는 상기 제 1 도전형의 제 1 반도체층의 불순물농도보다 크고, 상기 분리확산영역은 상기 광검출 포토다이오드부 및 회로 소자보다 깊은 위치에 달한다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 제 1 반도체층의 불순물농도는 1 x 1014cm-3이상이다.
상기 발명의 일 실시예에서, 상기 제 2 도전형의 확산영역은 상기 제 1 도전형의 제 1 반도체층에 의해 복수의 영역으로 분할된다.
상기 발명의 일 실시예에서, 상기 제 2 도전형의 확산영역은 제 2 요홈에 의해 복수의 영역으로 분할된다.
상기 발명의 일 실시예에서, 상기 제 1 요홈은 LOCOS 법에 의해 제공된다.
본 발명의 또 다른 양태에 의하면, 회로내장 수광장치는, 제 1 도전형의 제 1 반도체기판, 제 1 도전형의 제 1 반도체층으로서, 이 제 1 반도체층에 제 1 도전형의 제 1 반도체기판에 달하는 제 1 요홈이 제공되는, 제 1 반도체층, 상기 제 1 도전형의 제 1 반도체기판의 제 1 부분에 제공되고, 상기 제 1 부분이 상기 제 1 요홈의 하측에서 노출되는, 제 2 도전형의 확산영역, 및 상기 제 1 도전형의 제 1 반도체기판의 제 2 부분 및 상기 제 1 도전형의 제 1 반도체층의 제 1 부분에 제공된 회로 소자를 구비한다. 상기 제 1 도전형의 제 1 반도체층 및 상기 제 2 도전형의 확산영역은 광검출 포토다이오드부를 형성한다. 상기 제 2 도전형의 확산영역은 단파장 신호광의 침투 깊이 이하의 확산 깊이를 갖는다.
따라서, 제어가 어려운 저농도(고 비저항) 에피텍셜층을 사용하지 않고, 비교적 제조하기 쉬운 저농도 기판을 사용한다. 최적 특성을 갖는 회로소자, 및 장파장에서 단파장에 걸쳐 고감도 및 고속응답을 갖는 광검출 포토다이오드를 갖는 회로내장 수광장치를 실현할 수 있다.
상기 발명의 일 실시예에서, 상기 제 2 도전형의 확산영역의 확산 깊이는 0.3μm 이하이다.
상기 발명의 일 실시예에서, 상기 단파장 신호광은 청색 광이다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 제 2 반도체기판은 상기 제 1 도전형의 제 1 반도체기판의 하측에 제공되고, 상기 제 1 도전형의 제 1 반도체기판의 불순물농도보다 높은 불순물농도를 갖는 제 1 도전형의 고농도 매립층은,상기 제 1도전형의 제 2 반도체기판에 제공된다.
따라서, 고농도 매립층에서, 전극까지의 횡방향의 애노드 레지스턴스를 감소시킨다. 또한, 장파장의 신호광이 상기 소자에 입사하는 경우에 매립층보다 더 깊이 생성되는 캐리어들에 대해 전위장벽이 생성된다. 이 경우, 캐리어들이 광전 전류에 기여하는 것을 방지함으로써, 확산 전류에 의한 응답속도의 감소를 방지할 수 있다. 또한, 서로 부착된 기판들을 사용하는 반면 제어가 어려운 저농도 에피텍셜 성장층을 사용하여, 저농도 영역을 고농도 매립층에 제공할 수 있다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 제 2 반도체기판은 상기 제 1 도전형의 제 1 반도체기판의 하측에 제공되고, 상기 제 1 도전형의 제 2 반도체기판은 상기 제 1 도전형의 제 1 반도체기판의의 불순물농도보다 높은 불순물농도를 갖는다.
따라서, 고농도 매립층에서는, 전극까지의 횡방향의 애노드 레지스턴스를 감소시킨다. 또한, 장파장의 신호광이 상기 소자에 입사하는 경우 매립층보다 깊이 생성되는 캐리어들에 대해 전위장벽이 생성된다. 이 경우, 캐리어들이 광전 전류에 기여하는 것을 방지함으로써, 확산전류에 의한 응답속도의 감소를 방지할 수 있다. 또한, 제어가 어려운 저농도 에피텍셜층을 사용하여, 저농도 영역을 고농도 매립층에 제공할 수 있다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 제 1 반도체기판의 제 2 부분과 상기 제 1 도전형의 제 1 반도체기판의 제 1 부분은 N형 웰영역과 P형 웰영역을 갖고, 상기 N형 웰영역과 P형 웰영역을 사용하여 회로 소자가 제공된다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 분리확산영역은, 상기 광검출 포토다이오드부와 회로 소자 사이에 제공되고, 상기 분리확산영역의 불순물농도는 상기 제 1 도전형의 제 1 반도체기판의 불순물농도보다 크고, 상기 분리확산영역은 상기 광검출 포토다이오드부 및 회로 소자보다 깊은 위치에 달한다.
상기 발명의 일 실시예에서, 상기 제 1 도전형의 제 1 반도체기판의 불순물농도는 1 x 1014cm-3이상이다.
상기 발명의 일 실시예에서, 상기 제 2 도전형의 확산영역은 상기 제 1 도전형의 제 1 반도체기판에 의해 복수의 영역으로 분할된다.
상기 발명의 일 실시예에서, 상기 제 2 도전형의 확산영역은 제 2 요홈에 의해 복수의 영역으로 분할된다.
상기 발명의 일 실시예에서, 상기 제 1 요홈은 LOCOS 법에 의해 제공된다.
따라서, 상기 설명한 본 발명에 의해, CD, DVD 또는 청색광 DVD에 사용되는 단파장에서 장파장까지의 신호광을 독출할 수 있고, 트랜지스터 등의 회로소자를 동일 기판상에 집적시킴으로써 용이하게 제조될 수 있는 회로내장 수광장치를 제공하는 이점을 가능하게 한다.
도1a, 1b는 본 발명의 예 1에 의한 회로내장 수광장치를 나타낸 단면도이다.
도2a, 2b, 2c, 2d, 2e는 도1의 회로내장 수광장치를 제조하는 예시적인 방법을 나타낸 단면도이다.
도3a, 3b, 3c는 본 발명의 예 2에 의한 회로내장 수광장치를 제조하는 예시적인 방법을 나타낸 단면도이다.
도4a, 4b, 4c는 본 발명의 예 3에 의한 회로내장 수광장치를 나타낸 단면도이다.
도5는 종래의 회로내장 수광장치의 구성을 나타낸 단면도이다.
도6a, 6b는 도5의 회로내장 수광장치의 임의방향의 균열부의 농도구배 그래프를 나타낸 도면이다.
이하, 첨부 도면들을 참조한 실시예들에 의해 본 발명을 설명한다. 각 부분의 도전형 및 농도는 그 부분 바로 다음의 ()에 나타낸다.
(실시예 1)
도 1a는 본 발명의 실시예 1에 따른 회로내장 수광장치(1000)를 나타낸다.
상기 회로내장 수광장치(1000)는 광신호를 전기 신호(광전변환신호)로 변환하는 광검출 포토다이오드부가 제공된 포토다이오드 영역(1), 및 광전변환신호를 처리하도록 사용되는 회로 소자가 제공된 주변회로 영역(2)을 포함한다. 특히, 주변회로 영역(2)에서, NPN 트랜지스터 및 수직 PNP 트랜지스터가 제공된다.
포토다이오드 영역(1)에는, P형 실리콘 기판(3)(P), P형 고농도 매립층(4)(P+), 제 1 P형 에피택셜층(5)(P-), 및 제 2 P형 에피택셜층(6)(P-)이 이 순서로 순차 제공된다. 제 2 P형 에피택셜층(6)의 표면에 얇은 제 1 N형 확산영역(7)(N)이 제공된다. PN 접합을 갖는 제 2 P형 에피택셜층(6) 및 제 1 N형 확산층(7)이 광검출 포토다이오드부를 형성한다.
주변회로 영역(2)에는, P형 실리콘 기판(3)(P), P형 고농도층(4)(P+), 제 1 P형 에피택셜층(5)(P-), 및 제 2 P형 에피택셜층(6)(P-)이 이 순서로 순차 제공된다. 이들의 제조 공정은 포토다이오드 영역(1)의 제조 공정과 동시에 실행된다. NPN 트랜지스터 및 수직 PNP 트랜지스터는 제 1 및 제 2 P형 에피택셜층(5,6)의 영역들(후술됨)에 의해 형성된다.
상기 제 1 N형 확산 영역(7)은 DVD 용으로 사용되는 파장(단파장) 약 410nm의 청색 신호광의 반도체의 침투 깊이에 대응하는 확산 깊이를 가진다. 특히, 실리콘에 대한 청색 신호광의 침투 깊이는 상기한 바와 같이 약 0.3μm 이하이므로, 확산 깊이는 약 0.3μm 이하로 설정된다.
따라서, 광검출 포토다이오드 부분에 인가되는 바이어스를 반전시킴에 의해제 2 P형 에피택셜층(6) 및 제 1 N형 확산층(7) 사이의 계면에서 팽창하는 공지층(30)의 위치는 청색 신호광의 침투 깊이에 대응하게 된다. 그 결과, 상기 공지층내에 캐리어가 생성되어, 단파장광에 대한 포토다이오드의 감광성 및 그의 반응 속도를 향상시키게 된다. 또한, 약 0.3μm 이하로 설정된 제 1 N형 확산층(7)의 확산 깊이는 포토다이오드 영역(1)에 포함된 반도체 재료에 대해 효과적이며, 그 재료가 실리콘일 때 특히 효과적이다.
또한, 제 1 및 제 2 P형 에피택셜층(5,6)은 광검출 포토다이오드부에 인가되는 바이어스를 반전시킴에 의해 제 2 P형 에피택셜층(6) 및 제 1 N형 확산층(7) 사이의 계면에서 팽창하는 공지층(30)의 위치가 CD 용으로 사용되는 약 780nm의 적외선 신호광의 침투 깊이에 대응하는 불순물 농도를 가진다. 그 결과, 장파장광에서도 공지층내에 캐리어가 생성됨으로써, 장파장광에 대한 포토다이오드(광검출 포토다이오드부)의 감광성 및 그의 반응 속도를 향상시킬 수 있다. 또한, 제 1 및 제 2 P형 에피택셜층(5,6)이 제 1 P형 에피택셜층(5) 및 제 2 P형 에피택셜층(6) 사이의 계면보다 깊은 위치에 공지층(30)이 도달되게 하는 불순물 농도를 가질 때, 제조 공정에서의 오토 도프에 의한 상기 층들(5,6) 사이의 계면에서의 전위 피크의 영향이 제거될 수 있다.
또한, 제 2 P형 에피택셜층(6)내에 복수의 제 1 N형 확산층(7)이 제공될 때, 포토다이오드 영역(1)은 제 2 P형 에피택셜층(6)이 각각의 수광 영역 사이에 삽입되는 복수의 수광 영역으로 분할된다. 이 구성에서는, 상방 및 하방으로의 고농도 확산 방법에 의해 제공되는 종래의 분리 영역은 사용되지 않으며, 따라서 고농도분리 확산 영역은 제공되지 않는다. 그 결과, 제 2 P형 에피택셜층(6)내의 거의 모든 복수의 수광 영역들에서 공지화가 야기될 수 있다. 따라서, 수광 영역 바로 아래에서 생성되는 캐리어들이 포토다이오드 영역(1) 둘레로 가지 않고 공지층(30)에 도달할 수 있게 됨으로써, 반응 속도가 빨라지게 된다.
상기한 구조 대신에, 도 1b에 도시된 회로내장 수광장치(1001)에서는, 단일의 제 1 N형 확산 영역(7)이 제 2 P형 에피택셜층(6)에 도달되는 홈(6')에 의해 분할될 수 있다. 이 경우에, 수광 영역측의 기생 용량이 분리 확산 구조를 이용하는 상방 및 하방 확산 방법이 사용될 때 보다 더 감소될 수 있으므로, CR 시상수를 향상시키게 된다.
도 2a, 2b, 2c, 2d 및 2e는 회로내장 수광장치(1000)를 제조하기 위한 예시적인 방법을 나타낸 단면도들이다. 상기 회로내장 수광장치(1000)의 제조 방법을 이하에 설명한다.
도 2a를 참조하면, 약 40Ωcm의 비저항을 가진 P형 실리콘 기판(3)(P)상에, 매립 확산법 또는 에피택셜 성장법에 의해, 1x1018cm-3의 피크 불순물 농도를 가진 P형 고농도 매립층(4)(P+)이 형성된다. 약 15μm의 두께를 가진 제 1 P형 에피택셜층(5)(P-)이 P형 고농도 매립층(4)상에 성장되어 상기 층(5)은 그의 표면에서 약 200Ωcm의 비저항을 가진다(대응 농도는 1x1014cm-3이상이다). 비저항을 상기한 값으로 설정하는 이유는 보론으로 인해 오토 도프시의 통상의 농도가 약1x1014cm-3이하이고 상기 농도가 약 1x1014cm-3이상일 때 오토 도프로 인한 반응 특성의 열화가 방지될 수 있기 때문이다.
도 2b를 참조하면, 제 1 P형 에피택셜층(5)상에, NPN 트랜지스터용 N형 매립 영역(8)(N+), 수직 PNP 트랜지스터의 분리를 위한 제 1 N형 웰영역(9)(N), 수직 PNP 트랜지스터의 콜렉터용 P형 매립층(10a)(P+)과 각 소자들 사이의 분리 영역에 대한 P형 매립 영역(10b)(P+), 및 상기 P형 매립 영역(10b)(P+)보다 깊게 제공되어 제 1 P형 에피택셜층(5)에서 P형 고농도 매립층(4)까지 팽창하는, 애노드 저항을 감소시키기 위한 P형 확산 영역(11)(P+)이 형성된다. P형 확산 영역(11)을 제공함에 의해 애노드 저항치를 종래 값에 비해 아주 작게 감소시킬 수 있음으로써, 포토다이오드의 반응 속도를 향상시킨다.
도 2c를 참조하면, 약 200Ωcm의 비저항(대응 농도는 약 1x1014cm-3이상) 및 약 2μm의 두께를 가진 제 2 P형 에피택셜층(6)(P-)이 제 1 P형 에피택셜층(5)상에 형성된다. 제 2 P형 에피택셜층(6)의 NPN 트랜지스터 영역에 제 2 N형 웰영역(12)이 형성되는 한편 수직 PNP 트랜지스터 영역에 P형 웰영역(13)이 형성된다.그후, LOCOS(실리콘의 국부 산화) 공정이 실행되어 산화막(14)으로 된 분리 영역(14a)(분리 산화막)이 형성된다. 도 2c에서, 전체 빗금 친 부분은 산화막(14)을 나타낸다.
상기한 바와 같이, 트랜지스터 등의 주변회로 소자는 종래의 N형 에피택셜층이 없는 웰영역 구조를 이용하여 제공된다. 따라서, NPN 트랜지스터 및 PNP 트랜지스터의 특징을 에피택셜층에 관계 없이 제어할 수 있음으로써, 포토다이오드용으로 적합한 P형 에피택셜층(5,6)을 사용할 수 있다.
도 2d를 참조하면, P형 웰영역(13)에 수직 PNP 트랜지스터의 베이스 영역으로 될 제 2 N형 확산 영역(15)(N)이 형성된다. 제 2 N형 웰영역(12)에, NPN 트랜지스터의 콜렉터 보정 확산을 위한 제 3 N형 확산 영역(16)(N+)이 형성된다. 그 후, 제 2 N형 웰영역(12), 제 1 N형 확산영역(15), 및 P형 웰영역(13)에 각각 NPN 트랜지스터의 베이스 영역, 수직 PNP 트랜지스터의 에미터 영역, 및 수직 PNP 트랜지스터의 콜렉터 접촉 영역으로 될 P형 확산영역(17a,17b,17c)(P+)이 형성된다. 또한, NPN 트랜지스터의 베이스영역인 P형 확산영역(17a), 제 3 N형 확산영역(16), 및 제 1 N형 확산영역(15)의 각 표면에 각각 NPN 트랜지스터의 에미터영역, NPN 트랜지스터의 콜렉터 접촉영역, 및 수직 PNP 트랜지스터의 베이스 접촉 영역으로 될 폴리실리콘 영역(18a,18b,18c)이 형성된다.
도 2e를 참조하면, 포토다이오드 영역(1)의 제 2 P형 에피택셜층(6)의 표면에 캐소드로 될 비소로 제조된 복수의 제 1 N형 확산영역(7)이 형성된다. 포토다이오드 영역(1)은 램프 어닐링 장치 등을 이용하여 활성화된다. 이 방식으로, 상당히 얕은 PN 접합이 제공될 수 있다. 이 경우에, PN 접합의 깊이는 약 0.3μm 이하로 될 수 있다. 따라서, 신호광이 약 410nm 정도의 단파장일 때에도, 신호광 검출시에 포토다이오드 영역(1)에 인가되는 반전 바이어스는 제 2 P형 에피택셜층(6)과 제 1N형 확산영역(7) 사이의 계면(PN 접합)에서 팽창하는 공지층(30)(도 1)에서 대부분의 캐리어가 생성되도록 한다. 이로써 고레벨의 감도가 얻어질 수 있다. 이와 다르게, 제 1 N형 확산 영역(7)이 인 등의 다른 N형 불순물을 포함할 수 있다.
제조 공정의 간단화를 위해 P형 고농도 매립층(4)과 P형 확산층(11)이 임의로 생략될 수 있다.
또한, 광검출 포토다이오드부는 LOCOS를 이용하는 분리 영역(즉, 홈(6'))에 의해 분할될 수 있다. 특히, 단일 N형 확산 영역이 초기에 형성된 후 LOCOS를 이용하는 분리 영역에 의해 분할될 수 있다.
(실시예 2)
도 3a, 3b 및 3c는 본 발명의 실시예 2에 따른 회로내장 수광장치(2000)의 제조 방법을 예시한 단면도들이다. 상기 회로내장 수광장치(2000)의 제조 방법에서는 실시예 1의 회로내장 수광장치(1000)의 구조 및 제조 방법과 다른 점에 대해서만 설명한다.
먼저, 상기 회로내장 수광장치(2000)의 구조에 대해 설명한다. 도 3c를 참조하면, 포토다이오드 영역(1')에서, P형 실리콘기판(3)(P), P형 고농도 매립층(4)(P+), 및 제 1 P형 에피택셜층(5)(P-)(상기 층(5)의 농도는 약 1x1014cm-3이상)이 이 순서로 순차 제공된다. 제 1 P형 에피택셜층(5)의 표면에 제 1 N형 확산층(7)(N)이 매립된다. PN 접합을 가진 제 1 P형 에피택셜층(5) 및 제 1 N형 확산층(7)이 신호광 검출을 위한 광검출 포토다이오드부를 형성한다.
또한, 주변회로 영역(2')에, P형 실리콘기판(3)(P), P형 고농도매립층(4)(P+), 제 1 P형 에피택셜층(5)(P-), 및 N형 에피택셜층(21)(N)이 제공된다. 실시예 1에서 설명한 NPN 트랜지스터 및 수직 PNP 트랜지스터가 제 1 P형 에피택셜층(5) 및 N형 에피택셜층(21)에 제공된다.
실시예 1과 차이점은 실시예 2의 주변회로영역(2')의 N형 에피택셜층(21)이 실시예 1의 주변회로영역(2)에서 제 2 P형 에피택셜층(6) 대신에 사용되는 점이다. 또한, N형 에피택셜층(21)은 광검출 포토다이오드부를 커버하지 않고 주변회로영역(2')상에 제공된다. 또한, 제 1 P형 에피택셜층(5)내에 제 1 N형 확산층(7)이 제공된다. 또한, 제 1 웰영역(12)(도 2c)을 필요로 하지 않는다.
다음, 제조 방법에 대해 설명한다. 도 2a 및 2b에 도시된 공정들은 실시예 1의 회로내장 수광장치(1000)의 경우와 동일하다. 실시예 1과 차이점은 포토다이오드 영역(1')내의 N형 에피택셜층(21)이 후에 제거되기 때문에, 그의 도전형(P형 또는 N형) 및 비저항(농도)이 N형 에피택셜층(21)에 제공될 트랜지스터의 특성에 매칭되도록 최적화될 수 있다는 점이다. 예컨대, N형 에피택셜층(21)은 도전형 N형 및 비저항 약 3Ωm를 가진다. 이는 실시예 2의 제조 공정이 종래의 제조 공정과 유사한 조건하에서 실행될 가능성이 있음을 의미한다.
도 3a를 참조하면, 분리 영역으로서 작용하는 P형 매립영역(10b) 및 포토다이오드 영역(1')은 Si 에칭된 후, LOCOS 공정이 실행되어 산화막(14)을 형성한다.
도 3b를 참조하면, 포토다이오드 영역(1')에서 산화막(14) 만이 제거되어 제 1 P형 에피택셜층(5)을 노출시키는 홈을 형성한다. 상기 홈의 바닥측에서 노출된 제 1 P형 에피택셜층(5)의 표면에 비반사막(22)이 형성된다. 이 방식으로, 트렌치가 부가되는 Si 에칭과 함께 LOCOS 공정을 이용하여 포토다이오드 영역(1)이 형성된다. 이는 Si 에칭만을 이용할 때, 드라이 에칭에 의해 반도체 표면에 손상이 발생하기 때문이다. 이 경우에, 표면 근방에서 캐리어 재결합의 발생이 증가되어, 포토다이오드의 감광성의 감소를 초래하게 된다. 이러한 악영향은 LOCOS에 의해 에칭될 표면을 산화하여 산화막을 제거함으로써, 상기 영향에 의한 열화를 방지할 수 있게 된다.
도 3c를 참조하면, 실시예 1의 제조 방법과 유사한 방식으로 주변회로영역(2')에 트랜지스터가 형성된 후, 포토다이오드 영역(1')의 제 1 P형 에피택셜층(5)의 표면내에서 캐소드로 될 제 1 N형 확산 영역(7)이 비소 이온 주입에 의해 형성된다. 상기 포토다이오드 영역(1')은 램프 어닐링 장치 등에 의해 활성화된다. 이와 다르게, 제 1 N형 확산 영역(7)은 인 등의 다른 N형 불순물을 도프함에 의해 형성될 수 있다.
실시예 1과 유사하게, P형 고농도 매립층(4)과 P형 확산 영역(11)은 임의로 생략될 수 있다.
실시예 2의 회로내장 수광장치(2000)의 장점은 제 2 반도체층, 즉 N형 에피택셜층(21)이 포토다이오드 영역(1')내에 제공되지 않기 때문에 N형 에피택셜층(21)의 비저항이 크지 않아도 된다는(즉, 농도가 낮지 않아도 된다는) 점이다. 얇고, 저농도인 에피택셜층을 제어하는 것은 어려우며, 그의 비저항은 소자 분리용 보론에 의해 야기되는 오토 도프 때문에 100Ωcm으로 제한된다. 따라서, 약 100Ωcm의 비저항을 가진 얇고, 저농도인 에피택셜층을 제조하기는 어렵게 된다. 이와 대조적으로, 실시예 2에서는, 두꺼운 제 1 P형 에피택셜층(5)이 사용될 수 있으므로, 상기 층(5)은 약 500Ωcm의 큰 비저항을 가질 수 있다. 이로써 포토다이오드의 주파수 특성을 개선하게 될 것이다. 실시예 1과 유사하게, N형 확산 영역(7)은 홈(6')에 의해 분할될 수 있다(도 1b).
(실시예 3)
도 4a, 4b 및 4c는 본 발명의 실시예 3에 따른 회로내장 수광장치(3000)를 나타낸 단면도들이다. 상기 회로내장 수광장치(3000)에서는 실시예 2의 회로내장 수광장치(2000)와 다른 점에 대해서만 설명한다.
실시예 3의 회로내장 수광장치(3000)에서, 미리 형성된 P형 반도체 기판(25) (P-)이 제 1 P형 에피택셜층(5) 대신 사용된다(도 3c). 이는 상기 기판이 에피택셜층에 의해 얻어지는 높은 비저항 보다 큰 약 1000Ωcm 이상의 비저항을 가지도록 하기가 비교적 용이하기 때문이다. 이러한 구조는 접합 용량을 더욱 감소시키는 장점을 가진다.
또한, P형 기판(25)하에 P형 실리콘 기판(3)과 P형 고농도 매립층(4)(도 3c)이 제공되지 않는다. 따라서, P형 확산 영역(11)은 P형 기판(25)의 바닥 측에 도달하지 않으며, P형 매립 영역(10b) 보다 깊은 위치에서 확산이 정지된다. 이 점을 제외하면, 실시예 3의 회로내장 수광장치(3000)는 실시예 2의 회로내장 수광장치와 동일하다.
실시예 3에서는, 도 4b에 도시된 바와 같이, 약 4Ωcm의 낮은 비저항을 가진 층(4')(P+) 및 약 1000Ωcm 이상의 비저항을 가진 웨이퍼(3')(P)가 P형 반도체 기판(25) 아래에 이 순서로 부착된다. 이와 달리, 고농도 매립층으로서 약 4Ωcm의 낮은 비저항을 가진 층(4')을 포함하는 약 1000Ωcm 이상의 비저항을 가진 웨이퍼(3')가 P형 반도체 기판(25)에 부착될 수 있다. 이 경우에, 작은 커패시턴스 및 저항을 가진 이상적인 포토다이오드가 얻어질 수 있다. 또한, 도 4c에 도시된 바와 같이, P형 반도체 기판(25)의 하부 측에 고농도 매립층(4')만이 부착될 수 있다. 실시예 1과 유사하게, N형 확산층(7)은 홈(6')에 의해 분할될 수 있다(도 1b).
실시예 1 내지 3에서, 전체 칩에서의 포토다이오드 및 도체의 전극 접점의 형성은 간단화를 위해 생략되었다.
상기한 바와 같이, 본 발명에 따르면, 장파장에서 단파장의 넓은 범위에 걸친 반응 특성 및 고감광성을 가진 광검출 포토다이오드와 회로 소자를 동일 기판상에 용이하게 형성할 수 있고 제조 비용이 저렴하며 고성능인 회로내장 수광장치가 실현될 수 있다.
본 발명의 정신과 범위를 벗어나지 않고 여러 가지 다른 변화가 용이하게 실시될 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 명세서에서 설명된 내용들로 제한되지 않고, 더 넓게 해석되어야 한다.
Claims (35)
- 회로내장 수광장치에 있어서,제 1 도전형의 제 1 반도체기판;제 1 도전형의 제 1 반도체층;제 1 도전형의 제 2 반도체층;상기 제 1 도전형의 제 2 반도체층의 제 1 부분에 제공된, 제 2 도전형의 확산영역;상기 제 1 도전형의 제 1 반도체층의 제 1 부분 및 상기 제 1 도전형의 제 2 반도체층의 제 2 부분에 제공된 회로 소자를 구비하고,상기 제 1 도전형의 제 2 반도체층 및 상기 제 2 도전형의 확산영역은 광검출 포토다이오드를 형성하고;상기 제 2 도전형의 확산영역은 단파장 신호광의 침투 깊이 이하의 확산 깊이를 갖고,상기 제 2 도전형의 확산영역의 확산 깊이는 0.3μm 이하이고,상기 단파장 신호광은 청색 광인, 회로내장 수광장치.
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- 제 1항에 있어서, 상기 제 1 도전형의 제 1 반도체층의 표면 불순물 농도는 1 x 1014cm-3이상인, 회로내장 수광장치.
- 제 1항에 있어서, 상기 제 1 도전형의 제 1 반도체층 및 상기 제 1 도전형의 제 2 반도체층은, 신호광의 검출에 따라 역방향 바이어스가 상기 광검출 포토다이오드부에 인가될 때, 제 1 도전형의 제 2 반도체층과 제 2 도전형의 확산영역간의 계면으로부터 제 1 도전형측의 제 2 반도체층을 향해 뻗어있는 공핍층이 제 1 도전형의 제 1 반도체층과 제 1 도전형의 제 2 반도체층간의 계면보다 깊은 위치에 달하도록, 불순물농도를 갖는, 회로내장 수광장치.
- 제 1항에 있어서, 상기 제 1 도전형의 고농도 매립층은, 상기 제 1 도전형의 제 1 반도체기판과 상기 제 1 도전형의 제 1 반도체층 사이에 제공되고, 상기 고농도 매립층의 불순물농도는 상기 제 1 도전형의 제 1 반도체층의 불순물농도보다 높은, 회로내장 수광장치.
- 제 6항에 있어서, 상기 제 1 도전형의 고농도 매립층은, 매립확산법 또는 에피택셜 성장법에 의해 제공되는, 회로내장 수광장치.
- 제 1항에 있어서, 상기 제 1 도전형의 제 1 반도체층의 제 1 부분과 상기 제 1 도전형의 제 2 반도체층의 제 2 부분은 N형 웰영역과 P형 웰영역을 갖고;상기 N형 웰영역과 P형 웰영역을 사용하여 회로 소자가 제공되는, 회로내장 수광장치.
- 제 1항에 있어서, 상기 제 1 도전형의 분리확산영역은, 상기 광검출 포토다이오드부와 회로 소자 사이에 제공되고, 상기 분리확산영역의 불순물농도는 상기 제 1 도전형의 제 1 반도체층의 불순물농도보다 크고, 상기 제 1 도전형의 분리확산영역은 상기 광검출 포토다이오드부 및 회로 소자보다 깊은 위치에 달하는, 회로내장 수광장치.
- 제 1항에 있어서, 상기 제 1 도전형의 제 1 반도체층 및 상기 제 1 도전형의 제 2 반도체층의 각각의 불순물농도는 1 x 1014cm-3이상인, 회로내장 수광장치.
- 제 1항에 있어서, 상기 제 2 도전형의 확산영역은 상기 제 1 도전형의 제 2 반도체층에 의해 복수의 영역으로 분할되는, 회로내장 수광장치.
- 제 1항에 있어서, 상기 제 2 도전형의 확산영역은 요홈(groove)에 의해 복수의 영역으로 분할되는, 회로내장 수광장치.
- 제 12항에 있어서, 상기 요홈은 LOCOS 법에 의해 제공되는, 회로내장 수광장치.
- 회로내장 수광장치에 있어서,제 1 도전형의 제 1 반도체기판;제 1 도전형의 제 1 반도체층;제 1 도전형의 제 2 반도체층으로서, 이 제 2 반도체층에, 제 1 도전형의 제 1 반도체층에 달하는 제 1 요홈이 제공되는, 제 2 반도체층;상기 제 1 도전형의 제 1 반도체층의 제 1 부분에 제공되고, 상기 제 1 부분이 상기 제 1 요홈의 하측에서 노출되는, 확산영역;상기 제 1 도전형의 제 1 반도체층의 제 2 부분 및 상기 제 1 도전형의 제 2 반도체층의 제 1 부분에 제공된 회로 소자를 구비하고,상기 제 1 도전형의 제 1 반도체층 및 상기 제 2 도전형의 확산영역은 광검출 포토다이오드부를 형성하고;상기 제 2 도전형의 확산영역은 단파장 신호광의 침투 깊이 이하의 확산 깊이를 갖고,상기 제 2 도전형의 확산영역의 확산 깊이는 0.3μm 이하이고,상기 단파장 신호광은 청색 광인, 회로내장 수광장치.
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- 제 14항에 있어서, 상기 제 1 도전형의 고농도 매립층은, 상기 제 1 도전형의 제 1 반도체기판과 상기 제 1 도전형의 제 1 반도체층 사이에 제공되고, 상기 고농도 매립층의 불순물농도는 상기 제 1 도전형의 제 1 반도체층의 불순물농도보다 높은, 회로내장 수광장치.
- 제 17항에 있어서, 상기 제 1 도전형의 고농도 매립층은, 매립확산법 또는 에피택셜 성장법에 의해 제공되는, 회로내장 수광장치.
- 제 14항에 있어서, 상기 제 1 도전형의 제 1 반도체층의 제 2 부분과 상기 제 1 도전형의 제 2 반도체층의 제 1 부분은 N형 웰영역과 P형 웰영역을 갖고;상기 N형 웰영역과 P형 웰영역을 사용하여 회로 소자가 제공되는, 회로내장 수광장치.
- 제 14항에 있어서, 상기 제 1 도전형의 분리확산영역은, 상기 광검출 포토다이오드부와 회로 소자 사이에 제공되고, 상기 분리확산영역의 불순물농도는 상기 제 1 도전형의 제 1 반도체층의 불순물농도보다 크고, 상기 분리확산영역은 상기 광검출 포토다이오드부 및 회로 소자보다 깊은 위치에 달하는, 회로내장 수광장치.
- 제 14항에 있어서, 상기 제 1 도전형의 제 1 반도체층의 불순물농도는 1 x 1014cm-3이상인, 회로내장 수광장치.
- 제 14항에 있어서, 상기 제 2 도전형의 확산영역은 상기 제 1 도전형의 제 1 반도체층에 의해 복수의 영역으로 분할되는, 회로내장 수광장치.
- 제 14항에 있어서, 상기 제 2 도전형의 확산영역은 제 2 요홈에 의해 복수의 영역으로 분할되는, 회로내장 수광장치.
- 제 14항에 있어서, 상기 제 1 요홈은 LOCOS 법에 의해 제공되는, 회로내장 수광장치.
- 회로내장 수광장치에 있어서,제 1 도전형의 제 1 반도체기판;제 1 도전형의 제 1 반도체층으로서, 이 제 1 반도체층에 제 1 도전형의 제 1 반도체기판에 달하는 제 1 요홈이 제공되는, 제 1 반도체층;상기 제 1 도전형의 제 1 반도체기판의 제 1 부분에 제공되고, 상기 제 1 부분이 상기 제 1 요홈의 하측에서 노출되는, 제 2 도전형의 확산영역;상기 제 1 도전형의 제 1 반도체기판의 제 2 부분 및 상기 제 1 도전형의 제 1 반도체층의 제 1 부분에 제공된 회로 소자를 구비하고,상기 제 1 도전형의 제 1 반도체층 및 상기 제 2 도전형의 확산영역은 광검출 포토다이오드부를 형성하고;상기 제 2 도전형의 확산영역은 단파장 신호광의 침투 깊이 이하의 확산 깊이를 갖고,상기 제 2 도전형의 확산영역의 확산 깊이는 0.3μm 이하이고,상기 단파장 신호광은 청색 광인, 회로내장 수광장치.
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- 제 25항에 있어서, 상기 제 1 도전형의 제 2 반도체기판은 상기 제 1 도전형의 제 1 반도체기판의 하측에 제공되고, 상기 제 1 도전형의 제 1 반도체기판의 불순물농도보다 높은 불순물농도를 갖는 제 1 도전형의 고농도 매립층은, 상기 제 1도전형의 제 2 반도체기판에 제공되는, 회로내장 수광장치.
- 제 25항에 있어서, 상기 제 1 도전형의 제 2 반도체기판은 상기 제 1 도전형의 제 1 반도체기판의 하측에 제공되고, 상기 제 1 도전형의 제 2 반도체기판은 상기 제 1 도전형의 제 1 반도체기판의의 불순물농도보다 높은 불순물농도를 갖는, 회로내장 수광장치.
- 제 25항에 있어서, 상기 제 1 도전형의 제 1 반도체기판의 제 2 부분과 상기 제 1 도전형의 제 1 반도체기판의 제 1 부분은 N형 웰영역과 P형 웰영역을 갖고;상기 N형 웰영역과 P형 웰영역을 사용하여 회로 소자가 제공되는, 회로내장 수광장치.
- 제 25항에 있어서, 상기 제 1 도전형의 분리확산영역은, 상기 광검출 포토다이오드부와 회로 소자 사이에 제공되고, 상기 분리확산영역의 불순물농도는 상기 제 1 도전형의 제 1 반도체기판의 불순물농도보다 크고, 상기 분리확산영역은 상기 광검출 포토다이오드부 및 회로 소자보다 깊은 위치에 달하는, 회로내장 수광장치.
- 제 25항에 있어서, 상기 제 1 도전형의 제 1 반도체기판의 불순물농도는 1 x 1014cm-3이상인, 회로내장 수광장치.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20080411 Year of fee payment: 5 |
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