KR101688831B1 - 반도체 집적회로 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 집적회로 장치의 제조방법이 제공된다. 반도체 집적회로 장치의 제조방법은 제1 농도의 제1 도전형의 기판을 준비하고, 블랭크 임플란트(blank implant)를 이용하여, 제1 농도보다 높은 제2 농도의 제1 도전형의 불순물을 포함하는 매몰 불순물층을 형성하고, 매몰 불순물층이 형성된 기판 상에 에피층을 형성하고, 에피층 내부 또는 상부에 반도체 소자 및 소자 분리 영역을 형성하는 것을 포함한다.

Description

반도체 집적회로 장치 및 그 제조방법{Semiconductor integrated circuit device and fabricating method the device}
본 발명은 반도체 집적회로 장치 및 그 제조방법에 관한 것이다.
SOC(System On Chip), MCU(MicroController Unit), DDI(Display Driver IC)와 같은 반도체 집적 회로 장치는 프로세서, 메모리, 그리고 논리 회로, 음성 및 화상 처리 회로, 다양한 인터페이스용 회로 등을 구비하는 다수의 주변 장치를 구비한다. 따라서, 반도체 집적 회로 장치에는 서로 다른 전압 조건에서 동작하는 소자들이 공존한다. 예를 들어, 반도체 집적 회로 장치는 고전압 소자들, 저전압 소자들을 모두 포함할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 소자의 전류 특성이 향상된 반도체 집적회로 장치의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 소자의 전류 특성이 향상된 반도체 집적회로 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 집적회로 장치의 제조방법의 일 태양(aspect)은, 제1 농도의 제1 도전형의 기판을 준비하고, 블랭크 임플란트(blank implant)를 이용하여, 제1 농도보다 높은 제2 농도의 제1 도전형의 불순물을 포함하는 매몰 불순물층을 형성하고, 매몰 불순물층이 형성된 기판 상에 에피층을 형성하고, 에피층 내부 또는 상부에 반도체 소자 및 소자 분리 영역을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 집적회로 장치의 제조방법의 다른 태양은, 고전압 소자 영역과 저전압 소자 영역을 포함하는 제1 도전형의 기판을 준비하고, 기판의 전면에 걸쳐 제1 도전형의 불순물을 제1 도즈로 주입하고, 주입된 제1 도전형의 불순물을 확산시키고, 제1 도전형의 불순물이 확산된 기판 상에 에피층을 형성하고, 고전압 소자 영역 및 저전압 소자 영역에 각각 고전압 반도체 소자 및 저전압 반도체 소자를 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 반도체 집적회로 장치의 일 태양은, 고전압 소자 영역과 저전압 소자 영역이 정의된 제1 농도의 제1 도전형의 기판, 기판 전면의 상부에 형성되되, 제1 농도보다 높은 제2 농도의 제1 도전형의 불순물을 포함하는 매몰 불순물층, 매몰 불순물층 상에 형성된 에피층, 및 에피층 내부 또는 상부에 형성되되, 고전압 소자 영역 및 저전압 소자 영역 상에 각각 형성된 고전압 반도체 소자 및 저전압 반도체 소자를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 집적회로 장치의 제조방법을 설명하기 위한 순서도이다.
도 2 내지 도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 집적회로 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 집적회로 장치의 제조방법을 설명하기 위한 순서도이다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 집적회로 장치의 제조방법을 설명하기 위한 중간 단계 도면이다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적회로 장치의 제조방법에 따라 제조된 반도체 집적회로 장치의 특성을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 6을 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 집적회로 장치의 제조방법을 설명한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 집적회로 장치의 제조방법을 설명하기 위한 순서도이고, 도 2 내지 도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 집적회로 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 실시예들에 따른 반도체 집적 회로 장치를 설명할 때, 특정 장치를 도면에 도시하여 예를 들었으나, 본 발명의 권리 범위가 이에 한정되는 것은 아니다. 이 밖에 SOC(System On Chip), MCU(MicroController Unit) 등과 같은 반도체 집적 회로 장치에도 적용할 수 있음은 당업자에게 자명하다.
먼저 도 1을 참조하면, 제1 농도의 제1 도전형의 기판을 준비한다. 그리고, 블랭크 임플란트(blank implant)를 이용하여, 제1 농도보다 높은 제2 농도의 제1 도전형의 불순물을 포함하는 매몰 불순물층(Buried Layer)을 형성한다(S100).
구체적으로 도 2를 참조하면, 제1 농도의 제1 도전형(예를 들어, P형)의 기판(110)을 준비한다. 이 때, 기판(110)에는 고전압 소자 영역(HV_REGION) 및 저전압 소자 영역(LV_REGION)이 정의되어 있을 수 있다. 여기서, 고전압 소자 영역(HV_REGION)에는 고전압을 이용하여 동작하는 고전압 디지털 회로가 형성될 수 있고, 저전압 소자 영역(LV_REGION)에는 저전압을 이용하여 동작하는 저전압 디지털 회로, 로직 회로, 아날로그 회로 등이 형성될 수 있다. 보다 구체적으로, 고전압 소자 영역(HV_REGION)은 향후 예를 들어, 30 내지 50V로 구동되는 고전압 트랜지스터(도 6의 HP, HN 참조)가 형성되는 영역일 수 있고, 저전압 소자 영역(LV_REGION)은 예를 들어, 1 내지 5V로 구동되는 저전압 트랜지스터(도 6의 LP, LN 참조)가 형성되는 영역일 수 있다. 예를 들어, 이러한 고전압 및 저전압 트랜지스터는 횡형디모스(lateral DMOS) 트랜지스터일 수 있으나 이에 한정되는 것은 아니다.
한편, 도 2에는 도시하지 않았으나, 기판(110)은 중간전압 소자 영역(미도시)이 더 정의되어 있을 수 있다. 이 때, 고전압 소자 영역(HV_REGION)은 향후 예를 들어, 30 내지 50V로 구동되는 고전압 트랜지스터(도 6의 HP 참조)가 형성되는 영역일 수 있고, 중간전압 소자 영역(미도시)는 예를 들어, 5 내지 10V로 구동되는 중간전압 트랜지스터(미도시)가 형성되는 영역일 수 있으며, 저전압 소자 영역(LV_REGION)은 예를 들어, 1 내지 5V로 구동되는 저전압 트랜지스터(도 6의 LP, LN 참조)가 형성되는 영역일 수 있다. 예를 들어, 이러한 고전압, 중간전압 및 저전압 트랜지스터 역시 횡형디모스(lateral DMOS) 트랜지스터일 수 있으나 이에 한정되는 것은 아니다.
이러한 기판(110)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
다음 도 3을 참조하면, 기판(110)의 고전압 소자 영역(HV_REGION) 및 저전압 소자 영역(LV_REGION) 전면에 걸쳐 제1 도전형(예를 들어, P형)의 불순물을 제1 도즈로 주입한다. 여기서, 제1 도전형(예를 들어, P형)의 불순물은 도 3에 도시된 바와 같이 별도의 마스크 없이 기판(110)에 주입(implant)될 수 있다. 이 때, 제1 도전형(예를 들어, P형)의 불순물의 예로는, 붕소(B) 등을 들 수 있고, 제1 도즈는 1e14 내지 1e16 atoms/cm^2일 수 있다.
이어서 도 4를 참조하면, 앞서 설명한 주입 공정에 의해 기판(110) 상부에 제1 농도보다 높은 제2 농도의 제1 도전형(예를 들어, P형)의 불순물(예를 들어, B)을 포함하는 매몰 불순물층(136)이 형성될 수 있다. 여기서, 블랭크 임플란트(blank implant)는 별도의 마스크를 사용하지 않고, 기판(110) 전면에 임플란트 하는 것을 의미하여, 이러한 매몰 불순물층(136)은 마스크 없이 기판(110) 상부 전면에 형성되는바, 블랭크 임플란트를 이용하여 형성된다고 볼 수 있다.
다음 도 1 및 도 4를 참조하면, 기판(110) 상부에 형성된 매몰 불순물층(136)을 드라이브-인(drive-in) 한다(S110). 구체적으로, 매몰 불순물층(136)에 포함된 제1 도전형(예를 들어, P형)의 불순물(예를 들어, B)을 열 등을 가하여 확산(diffusion)시킬 수 있다. 이러한 공정을 통해, 향후 형성될 에피층(도 5의 120a)의 크랙(crack) 결함을 미리 예방할 수 있고, 매몰 불순물층(136)에 포함된 제1 도전형(예를 들어, P형)의 불순물(예를 들어, B)이 에피층(도 5의 120a)으로 자유롭게 이동하는 오토-도핑(auto-doping) 현상을 방지할 수 있다.
다음 도 1 및 도 5를 참조하면, 매몰 불순물층(136)이 형성된 기판(110) 상에 제3 농도의 제2 도전형(예를 들어, N형)의 에피층(120a)을 형성한다(S120). 여기서 제3 농도는 앞서 설명한 매몰 불순물층(136)의 제2 농도보다 낮을 수 있다. 그리고, 에피층(120a)은 후술할 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 집적회로 장치의 Double Re-SURF (Double Reduced SURFace electric-field) 성능이 충분하게 발휘될 수 있는 두께로 형성될 수 있다.
다음 도 1 및 도 6을 참조하면, 에피층(120a) 내부 또는 상부에 반도체 소자(HP, HN, LP, LN)를 형성한다(S130). 이하에서는 에피층(120a) 내부 또는 상부에 형성되는 반도체 소자를 도 6을 참조하여 하나의 예로 설명하겠으나, 본 발명이 이에 제한되는 것은 아니며, 도 6과 다른 형태의 반도체 소자도 얼마든지 형성될 수 있다. 즉 예를 들어, 도 6에는 STI 공정을 통해 제조된 반도체 소자가 도시되어 있으나, 필요에 따라서는 LOCOS 공정을 통해 제조된 반도체 소자가 형성될 수도 있다.
보다 구체적으로 도 6을 참조하면, 고전압 소자 영역(HV_REGION)에는 제2 도전형(예를 들어, N형)의 제1 깊은 웰(141) 및 제2 깊은웰(142)이 형성될 수 있다. 제1 깊은 웰(141) 및 제2 깊은 웰(142)은 매몰 불순물층(136)과 접하도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
저전압 소자 영역(LV_REGION)에는 제2 도전형(예를 들어, N형)의 제3 깊은 웰(144)이 형성될 수 있다. 제3 깊은 웰(144) 역시 매몰 불순물층(136)과 접하도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 여기서, 제3 깊은 웰(144)은 매몰 불순물층(136)과, 제2 도전형(예를 들어, N형)의 제1 저전압 웰(156)(즉, 제1 저전압 웰(156) 내에 형성된 제1 저전압 트랜지스터(LP)), 제1 도전형(예를 들어, P형)의 제2 저전압 웰(164)(즉, 제2 저전압 웰(164) 내에 형성된 제2 저전압 트랜지스터(LN))을 서로 전기적으로 분리시키는 역할을 할 수 있다.
고전압 소자 영역(HV_REGION)의 제1 고전압 트랜지스터(HN)와 제2 고전압 트랜지스터(HP) 사이에는 제1 도전형(예를 들어, P형)의 제1 소자 분리 웰(146)이 형성될 수 있다. 제1 소자 분리 웰(146)은 매몰 불순물층(136)과 접하도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 제1 소자 분리 웰(146)은 고전압 소자 영역(HV_REGION)의 제1 고전압 트랜지스터(HN)와 제2 고전압 트랜지스터(HP)를 전기적으로 분리하는 소자 분리 영역의 역할을 할 수 있다.
한편, 고전압 소자 영역(HV_REGION)과 저전압 소자 영역(LV_REGION) 사이에는, 제1 도전형(예를 들어, P형)의 제2 소자 분리 웰(148)이 형성될 수 있다. 제2 소자 분리 웰(148)은 매몰 불순물층(136)과 접하도록 형성될 수 있으나, 역시 이에 한정되는 것은 아니다. 제2 소자 분리 웰(148)은 고전압 소자 영역(HV_REGION)과 저전압 소자 영역(LV_REGION)을 전기적으로 분리하는 소자 분리 영역의 역할을 할 수 있다.
고전압 소자 영역(HV_REGION)의 제1 깊은 웰(141) 내에는 제1 도전형(예를 들어, P형)의 제1 고전압 웰(204)과 제2 도전형(예를 들어, N형)의 제2 고전압 웰(206)이 형성될 수 있고, 제2 깊은 웰(142) 내에는 제2 도전형(예를 들어, N형)의 제3 고전압 웰(152)과 제1 도전형(예를 들어, P형)의 드리프트 영역(176)이 형성될 수 있다.
저전압 소자 영역(LV_REGION)의 제3 깊은 웰(144) 내에는 제2 도전형(예를 들어, N형)의 제1 저전압 웰(156)과, 제1 도전형(예를 들어, P형)의 제2 저전압 웰(164)이 형성될 수 있다.
고전압 소자 영역(HV_REGION)의 제1 고전압 트랜지스터(HN)와 제2 고전압 트랜지스터(HP) 사이의 제1 소자 분리 웰(146) 내에는 제1 도전형(예를 들어, P형)의 제4 고전압 웰(162)이 형성될 수 있다.
또한, 기판(110) 상에는 도 6에 도시된 바와 같이, 각 웰의 영역을 분리하는 다수의 트랜치(200)가 형성될 수 있다. 그리고 도시하지는 않았으나, 제1 고전압 트랜지스터(HN), 제2 고전압 트랜지스터(HP), 제1 저전압 트랜지스터(LP), 제2 저전압 트랜지스터(LN) 등이 형성될 영역을 정의하는 필드 산화막(미도시)도 형성될 수 있다. 또한, 기판(110) 상에는 도시된 바와 같이 게이트 절연막과 스페이서가 형성될 수 있다.
제1 고전압 트랜지스터(HN)는 앞서 설명한 바와 같이 예를 들어, 30 내지 50V로 구동되는 고전압 NLDMOS 트랜지스터일 수 있고, 게이트 전극(203), 드레인(205), 소오스(201)를 포함할 수 있다. 또한, 제2 고전압 트랜지스터(HP) 역시 앞서 설명한 바와 같이 예를 들어, 30 내지 50V로 구동되는 고전압 HLDMOS 트랜지스터일 수 있고, 게이트 전극(172), 드레인(174), 소오스(175)를 포함할 수 있다.
드레인(205, 174)은 각각 제2 고전압 웰(206) 및 드리프트 영역(176) 내에 형성될 수 있고, 제2 고전압 웰(206) 및 드리프트 영역(176)보다 농도가 높을 수 있다. 여기서, 드리프트 영역(176)이 필요한 이유는 고전압에 대한 BV(Breakdown Voltage)를 확보하기 위함일 수 있다. 한편, 소오스(201, 175)는 각각 제1 고전압 웰(201) 및 제3 고전압 웰(152) 내에 형성될 수 있다.
제1 및 제2 오믹 컨택(202, 185)은 구동 전압이 인가되는 부분으로, 각각 제1 및 제2 고전압 트랜지스터(HN, HP)의 소오스(201, 175)에 접하여 제1 및 제3 고전압 웰(204, 152) 내에 형성될 수 있다.
제1 도전형(예를 들어, P형)의 제1 저전압 트랜지스터(LP)는 예를 들어, 1 내지 5V로 구동되는 저전압 트랜지스터일 수 있으며, 게이트 전극(191), 소오스(193), 드레인(194)을 포함할 수 있다. 소오스(193), 드레인(194)은 제1 저전압 웰(156) 내에 형성될 수 있다.
또한, 제3 오믹 컨택(182)은 전원 전압이 인가되는 부분으로, 제1 저전압 트랜지스터(LP)의 소오스(193), 드레인(194)과 같이 제1 저전압 웰(156) 내에 형성될 수 있다. 여기서, 전원 전압은 예를 들어, 약 1 내지 5V일 수 있다.
제2 도전형의 제2 저전압 트랜지스터(LN)는 게이트 전극(192), 드레인(196), 소오스(197)를 포함할 수 있다. 드레인(196), 소오스(197)는 제2 저전압 웰(164) 내에 형성될 수 있다.
또한, 제4 오믹 컨택(183)은 접지 전압과 커플링된 부분으로, 제2 저전압 트랜지스터(LN)의 드레인(196), 소오스(197)와 같이 제2 저전압 웰(164) 내에 형성될 수 있다. 제5 오믹 컨택(185)은 접지 전압과 커플링된 부분으로, 제4 고전압 웰(162) 내에 형성될 수 있다.
앞서 설명한 바와 같이, 이 밖에 기판(110)에는 중간전압 소자 영역이 더 정의될 수 있으며, 이 경우 중간전압 소자 영역(미도시)에는 예를 들어, 5 내지 10V로 구동되는 중간전압 트랜지스터(미도시)가 더 형성될 수 있다.
한편, 게이트 전극(203, 172)과 매몰 불순물층(136)은 표면 전계(surface electric-field)를 줄이는 역할을 할 수 있다. 게이트 전극(203, 172)과 매몰 불순물층(136) 2개가 표면 전계를 줄이는 역할을 하기 때문에, 본 명세서에서는 이를 Double Re-SURF라 부른다. 동작시 에피층(도 5의 120a)이 완전히 디플리션(fully depletion)되어서, 소오스(201, 175)와 드레인(205, 174) 부위의 전계가 비슷하게 되어서, 고전압 트랜지스터(HN, HP)는 높은 BV(Breakdown Voltage)를 얻을 수 있다. 따라서, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 집적회로 장치는 안정적인 소자 특성을 가질 수 있다.
다음 도 7 및 도 8을 참조하여, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 집적회로 장치의 제조방법에 대해 설명한다. 이하에서는 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 집적회로 장치의 제조방법을 설명하면서 언급한 사항에 대해서는 중복된 설명을 생략하도록 한다. 즉, 여기서는 그 차이점만을 위주로 설명하도록 한다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 집적회로 장치의 제조방법을 설명하기 위한 순서도이고, 도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 집적회로 장치의 제조방법을 설명하기 위한 중간 단계 도면이다.
먼저, 도 7을 참조하면, 제1 농도의 제1 도전형의 기판을 준비한다. 그리고, 블랭크 임플란트를 이용하여, 제1 농도보다 높은 제2 농도의 제1 도전형의 불순물을 포함하는 매몰 불순물층(136)을 형성한다(S200). 그리고, 기판(110) 상부에 형성된 매몰 불순물층(136)을 드라이브-인 한다(S210).
다음, 도 7 및 도 8을 참조하면, 매몰 불순물층(136)이 형성된 기판(110) 상에 제3 농도의 제1 도전형(예를 들어, P형)의 에피층(120b)을 형성한다(S220). 여기서 제3 농도는 앞서 설명한 매몰 불순물층(136)의 제2 농도보다 낮을 수 있고, 에피층(120b)은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 집적회로 장치의 Double Re-SURF 성능이 충분하게 발휘될 수 있는 두께로 형성될 수 있다.
다음, 도 7 및 도 6을 참조하면, 에피층(120b) 내부 또는 상부에 반도체 소자(HN, HP, LP, LN)를 형성한다(S230). 즉, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 집적회로 장치의 제조방법의 경우, 매몰 불순물층(136) 상에 제1 도전형(예를 들어, P형)의 에피층(120b)이 형성되는 것을 제외하고는 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 집적회로 장치의 제조방법과 동일할 수 있다.
다음 도 9 및 도 10을 참조하여, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적회로 장치의 제조방법에 따라 제조된 반도체 집적회로 장치의 특성을 설명한다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적회로 장치의 제조방법에 따라 제조된 반도체 집적회로 장치의 특성을 설명하기 위한 도면들로, 도 9는 도 6에 도시된 A-A′ 선을 따라 불순물의 농도를 측정한 그래프이고, 도 10은 도 9의 불순물 농도별 전압-전류 특성을 나타낸 그래프이다.
먼저, 도 9를 참조하면, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적회로 장치와 같이 매몰 불순물층(136)을 블랑크 임플란트로 형성하고 이를 드라이브-인 한 경우(Q 참조), 매몰 불순물층(136)의 불순물 농도가 기판(110)의 불순물 농도보다 높게 컨트롤됨을 알 수 있다.
반면, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적회로 장치와 다르게 매몰 불순물층(136)을 블랑크 임플란트로 형성하지 않은 경우(P-1, P-2, P-3 참조), 기판(110)과 매몰 불순물층(136) 사이에 확산(diffusion) 방식에 따른 불순물 농도 산포가 형성되기 때문에, 기판(110)과 매몰 불순물층(136) 간의 불순물 농도가 큰 차이 없음을 알 수 있으며, 제조 과정에서 P-1 내지 P-3 중의 어느 한 경우로 정확한 불순물의 농도 컨트롤이 불가능 할 수 있다. 이와 같은 컨트롤 불가능한 불순물의 농도 산포가 에피층(도 5의 120a, 도 8의 120b)의 두께 변화 산포와 더해질 경우, 반도체 집적회로 장치의 Double Re-SURF 성능은 저하되고, 소자의 BV가 낮아 질수 있다.
이와 같은 불순물 농도 산포 변화에 따른 BV 변화는 도 10에 도시되어 있는데, 도 10의 P-1, P-2(P-3는 확신 방식에 의한 이상적인 상태임)를 참조하면, 확산 방식에 의하기 때문에 기판(110)과 매몰 불순물층(136) 간의 정확한 불순물 농도 컨트롤이 불가능할 경우(즉, 제조된 반도체 소자의 상태가 P-1 내지 P-3 중 어느 상태일지 알 수 없는 경우)에는 BV 성능저하가 일어날 수 있음을 알 수 있다.
하지만, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적회로 장치의 경우(Q 참조), 이러한 확산 현상을 이용하지 않고 임플란트 공정을 통해 매몰 불순물층(136)과 기판(110) 의 불순물 농도를 정확히 컨트롤 할 수 있으므로, 반도체 집적회로 장치의 안정적인 Double Re-SURF 성능 구현이 가능하다. 따라서, 반도체 집적회로 장치의 전류 특성을 안정적으로 구현할 수 있는 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120a, 120b: 에피층
136: 매몰 불순물층
HV_REGION: 고전압 소자 영역 LV_REGION: 저전압 소자 영역
HP, HN: 고전압 트랜지스터 LP, LN: 저전압 트랜지스터
S100~S130, S200~S230: 반도체 집적회로 장치의 제조방법

Claims (10)

  1. 제1 도전형의 불순물을 포함하는 제1 농도의 제1 도전형의 기판을 준비하되, 상기 제1 도전형의 기판은 고전압 소자 영역과 저전압 소자 영역을 포함하고,
    블랭크 임플란트(blank implant)를 이용하여, 상기 제1 농도보다 높은 제2 농도의 상기 제1 도전형의 불순물을 포함하는 매몰 불순물층을 형성하고,
    상기 매몰 불순물층이 형성된 기판 상에 에피층을 형성하고,
    상기 에피층 내부 또는 상부에 소자 분리 영역을 형성하고,
    고전압 반도체 소자 및 저전압 반도체 소자를 각각 상기 고전압 소자 영역과 상기저전압 소자 영역에 형성하되, 상기 고전압 반도체 소자 및 저전압 반도체 소자는 각각 게이트 전극을 포함하는 것을 포함하되,
    상기 매몰 불순물층은 상기 기판 상에 제1 도전형의 불순물을 1014 내지 1016 atoms/cm2의 도즈로 주입하여 형성하는 것을 포함하는 반도체 집적회로 장치의 제조방법.
  2. 제 1항에 있어서,
    상기 에피층은 제3 농도의 상기 제1 도전형의 에피층을 포함하고,
    상기 제1 도전형은 P형을 포함하는 반도체 집적회로 장치의 제조방법.
  3. 제 2항에 있어서,
    상기 제2 농도는 상기 제3 농도보다 높은 반도체 집적회로 장치의 제조방법.
  4. 제 2항에 있어서,
    상기 제1 도전형의 불순물은 B를 포함하는 반도체 집적회로 장치의 제조방법.
  5. 제 1항에 있어서,
    상기 에피층은 제2 도전형의 에피층을 포함하고,
    상기 제1 도전형은 P형을 포함하고,
    상기 제2 도전형은 N형을 포함하는 반도체 집적회로 장치의 제조방법.
  6. 제 1항에 있어서,
    상기 매몰 불순물층을 드라이브인(drive-in)하는 것을 더 포함하는 반도체 집적회로 장치의 제조방법.
  7. 고전압 소자 영역과 저전압 소자 영역을 포함하는 제1 농도의 제1 도전형의 기판을 준비하고,
    상기 기판의 전면에 걸쳐 상기 제1 도전형의 불순물을 제1 도즈로 주입하되, 상기 제1 도즈의 농도는 상기 제1 농도보다 크고,
    상기 주입된 제1 도전형의 불순물을 확산시키고,
    상기 제1 도전형의 불순물이 확산된 기판 상에 에피층을 형성하고,
    상기 고전압 소자 영역 및 저전압 소자 영역에 각각 고전압 반도체 소자 및 저전압 반도체 소자를 형성하되, 상기 고전압 반도체 소자 및 저전압 반도체 소자는 각각 게이트 전극을 포함하고,
    상기 고전압 반도체 소자 및 저전압 반도체 소자는 횡형디모스 트랜지스터를 포함하고,
    상기 제1 도즈의 농도는 1014 내지 1016 atoms/cm2인 것을 포함하는 반도체 집적회로 장치의 제조방법.
  8. 삭제
  9. 제 7항에 있어서,
    상기 고전압 반도체 소자는 30 내지 50V로 구동되는 고전압 트랜지스터를 포함하고,
    상기 저전압 반도체 소자는 1 내지 5V로 구동되는 저전압 트랜지스터를 포함하는 반도체 집적회로 장치의 제조방법.
  10. 고전압 소자 영역과 저전압 소자 영역이 정의된 제1 농도의 제1 도전형의 기판;
    상기 기판 전면의 상부에 블랭크 임플란트를 이용하여 형성되되, 상기 제1 불순물 농도보다 높은 제2 불순물 농도의 상기 제1 도전형의 불순물을 포함하는 매몰 불순물층;
    상기 매몰 불순물층 상에 형성된 에피층; 및
    상기 에피층 내부 또는 상부에 형성되되, 상기 고전압 소자 영역 및 저전압 소자 영역 상에 각각 형성된 고전압 반도체 소자 및 저전압 반도체 소자를 포함하고,
    상기 고전압 반도체 소자 및 저전압 반도체 소자는 각각 게이트 전극을 포함하고,
    상기 제2 불순물 농도는 1014 내지 1016 atoms/cm2인 반도체 집적회로 장치.
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