TWI670799B

TWI670799B - 半導體裝置及其製造方法

Info

Publication number: TWI670799B
Application number: TW106130420A
Authority: TW
Inventors: 邱建維; 林鑫成; 胡鈺豪
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-09-06
Filing date: 2017-09-06
Publication date: 2019-09-01
Also published as: TW201913890A

Abstract

本發明實施例提供了半導體裝置及其製造方法，半導體裝置包含半導體基底，具有第一導電類型，其中半導體基底包含第一區和第二區，埋置層設置於半導體基底的第一區內且具有第一導電類型，其中埋置層的摻質濃度高於半導體基底的摻質濃度，磊晶層設置於半導體基底上，第一元件設置於半導體基底的第一區上，其中第一元件包含雙載子-互補金氧半-雙擴散金氧半電晶體，以及第二元件設置於半導體基底的第二區上，其中第二元件包含超高壓電晶體。

Description

半導體裝置及其製造方法

本發明是關於半導體裝置，特別是關於將不同類型之元件整合在一起的半導體裝置及其製造方法。

雙載子-互補金氧半-雙擴散金氧半(Bipolar-Complementary metal oxide semiconductor(CMOS)-Double diffused metal oxide semiconductor(DMOS)，BCD，以下簡稱BCD)是一種系統單晶片(System on a Chip，SoC)製程，可形成智慧型功率積體電路(smart power integrated circuit)，這種製程能夠在同一晶片上製作雙載子(bipolar)電晶體、互補式金氧半電晶體(CMOS)和雙重擴散型金氧半電晶體(DMOS)。

BCD的製程可有效地整合功率晶片，其具有大幅節省封裝費用、降低功率耗損以及提高系統效能等優勢，隨著電子產品越來越趨向高密集度和小型化，BCD製程也越來越常被用於製造半導體裝置。

本發明的實施例提供了半導體裝置及其形成方法，特別是將BCD電晶體和超高壓(ultra-high voltage，UHV，以下簡稱UHV)電晶體整合於同一半導體裝置的實施例。

本發明的實施例將半導體基底劃分為第一區和第二區，第一區內設置包含BCD電晶體的第一元件，而第二區內設置包含UHV電晶體的第二元件。在實施磊晶製程前先形成覆蓋第二區的圖案化的遮罩，利用此圖案化的遮罩對第一區實施摻雜製程，以在第一區內形成埋置層，由於此埋置層具有與半導體基底相同的導電類型，且埋置層的摻質濃度高於半導體基底的摻質濃度，可有效防止設置於半導體基底之第一區的BCD電晶體產生閂鎖(latch-up)效應，進而避免BCD電晶體因短路而燒毀。

此外，利用前述圖案化的遮罩可避免在半導體基底的第二區內(亦即UHV電晶體設置之區域)形成與第一區(亦即BCD電晶體設置之區域)相同摻質濃度的埋置層，可防止UHV電晶體失效，並有效維持UHV電晶體的崩潰電壓(breakdown voltage)。藉由前述圖案化的遮罩可在半導體基底的第一區內設置埋置層，由於此埋置層並未延伸至半導體基底的第二區，使得BCD電晶體和UHV電晶體可順利整合於同一半導體裝置內，且同時達成避免閂鎖效應以及提高崩潰電壓的效果。

根據一些實施例，提供半導體裝置。半導體裝置包含於具有第一導電類型的半導體基底，其中半導體基底包含第一區和第二區。半導體裝置也包含設置於半導體基底的第一區內且具有第一導電類型的埋置層，其中埋置層的摻質濃度高於半導體基底的摻質濃度，以及設置於半導體基底上的磊晶層。半導體裝置更包含設置於半導體基底的第一區上的第一元件，其中第一元件包含雙載子-互補金氧半-雙擴散金氧半電晶體，以及設置於半導體基底的第二區上的第二元件，其中第二元件包含超高壓電晶體。

根據一些實施例，提供半導體裝置的製造方法。半導體裝置的製造方法包含提供具有第一導電類型的半導體基底，其中半導體基底包含第一區和第二區，以及在半導體基底的第二區上形成圖案化的遮罩。半導體裝置的製造方法也包含藉由圖案化的遮罩對半導體基底實施摻雜製程，以在第一區內形成埋置層，其中埋置層具有第一導電類型，且埋置層的摻質濃度高於半導體基底的摻質濃度，以及在半導體基底上形成磊晶層。半導體裝置的製造方法更包含在半導體基底的第一區上形成第一元件，其中第一元件包含雙載子-互補金氧半-雙擴散金氧半電晶體，以及在半導體基底的第二區上形成第二元件，其中第二元件包含超高壓電晶體。

100‧‧‧半導體裝置

101‧‧‧半導體基底

102‧‧‧第一區

103‧‧‧圖案化的遮罩

104‧‧‧第二區

105‧‧‧摻雜製程

107‧‧‧埋置層

109‧‧‧磊晶層

111‧‧‧第一隔離結構

113‧‧‧第二隔離結構

115‧‧‧第一井區

117‧‧‧第二井區

119‧‧‧第三井區

121‧‧‧第四井區

123‧‧‧第一摻雜區

125‧‧‧第二摻雜區

127‧‧‧第三摻雜區

129‧‧‧第四摻雜區

131‧‧‧第五摻雜區

133‧‧‧第六摻雜區

135‧‧‧第一閘極介電層

136‧‧‧第一閘極結構

137‧‧‧第一閘極電極層

139‧‧‧第二閘極介電層

140‧‧‧第二閘極結構

141‧‧‧第二閘極電極層

143‧‧‧層間介電層

145‧‧‧第一源極電極

145a、145b、147a、149a、149b、151a‧‧‧導孔

147‧‧‧第一汲極電極

149‧‧‧第二源極電極

151‧‧‧第二汲極電極

200‧‧‧第一元件

300‧‧‧第二元件

D‧‧‧距離

L1‧‧‧第一長度

L2‧‧‧第二長度

藉由以下的詳述配合所附圖式，我們能更加理解本發明實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。第1-6圖是根據本發明的一些實施例，顯示形成半導體裝置之方法的各個階段的剖面示意圖。

以下提供了很多不同的實施例或範例，用於實施所提供的含有不同元件的半導體裝置。各元件和其配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。

第1-6圖是根據本發明的一些實施例，顯示形成第6圖所示之半導體裝置100的方法知各個階段的剖面示意圖，其中半導體裝置100包含第一元件200和第二元件300。

根據一些實施例，如第1圖所示，提供半導體基底101。一些實施例中，半導體基底101可由矽或其他半導體材料製成，或者，半導體基底101可包含其他元素半導體材料，例如鍺(Ge)。一些實施例中，半導體基底101由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。一些實施例中，半導體基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。一些實施例中，半導體基底101包含絕緣層上覆矽(silicon-on-insulator，SOI)基底。一些實施例中，半導體基底101具有第一導電類型，例如本實施例之半導體基底101為輕摻雜之P型基底，然而在其他實施例中，半導體基底101可為輕摻雜之N型基底。

接續前述，如第1圖所示，將半導體基底101劃分為第一區102和第二區104，第一區102為後續將形成第一元件200之BCD電晶體(參見第6圖)的區域，而第二區104為後續將形成第二元件300之UHV電晶體(參見第6圖)的區域。第一區102和第二區104的位置可視半導體裝置的配置需求做任意地調整。一些實施例中，第一區102鄰接於第二區104。在其他實施例中，第一區102與第二區104可藉由其他區域分隔。

根據一些實施例，如第2圖所示，在半導體基底101的第二區104上形成圖案化的遮罩103。一些實施例中，先在半導體基底101上形成遮罩層(未繪示)，再實施圖案化製程以將遮罩層圖案化，形成圖案化的遮罩103。圖案化製程包含微影製程和蝕刻製程。微影製程包含光阻塗佈(如：旋轉塗佈)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、洗滌和烘乾(如：硬烤)。蝕刻製程包含乾式蝕刻或濕式蝕刻。

一些實施例中，圖案化的遮罩103完全覆蓋半導體基底101之第二區104，且延伸至第一區102以覆蓋半導體基底101之第一區102的一部分。換言之，圖案化的遮罩103暴露出半導體基底101之第一區102的一部分。

接著，實施摻雜製程105，利用圖案化的遮罩103在半導體基底101之第一區102內形成埋置層107，埋置層107 具有與半導體基底101相同的第一導電類型。一些實施例中，摻雜製程105包含離子植入(ion implantation)製程，可在P型的半導體基底101的第一區102內植入P型摻雜物，例如硼(B)，或者在N型的半導體基底101內植入N型摻雜物，例如磷(P)或砷(As)。在實施摻雜製程105之後，埋置層107具有與半導體基底101相同的導電類型，且埋置層107的摻質濃度高於半導體基底101的摻質濃度。

在本實施例中，埋置層107和半導體基底101皆為P型，且埋置層107的摻質濃度在約1x10¹⁵原子/立方公分(atom/cm³)至約1x10¹⁸原子/立方公分(atom/cm³)的範圍內，而半導體基底101的摻質濃度在約1x10¹⁴原子/立方公分(atom/cm³)至約1x10¹⁶原子/立方公分(atom/cm³)的範圍內。

值得注意的是，在一些實施例中，由於圖案化的遮罩103延伸至半導體基底101的第一區102，使得利用圖案化的遮罩103所形成的埋置層107完全位於第一區102內，亦即埋置層107的範圍小於或等於第一區102的範圍(埋置層107內的摻雜物可向外擴散，使得埋置層107的範圍等於第一區102的範圍)。如第2圖所示，在一些實施例中，埋置層107靠近第二區104的邊界與第一區102和第二區104的界線之間具有距離D。一些實施例中，距離D在約1μm至約100μm的範圍內。距離D為摻雜製程105的預留距離，用以確保埋置層107的摻質不會擴散至半導體基底101的第二區104。

根據一些實施例，如第3圖所示，在形成埋置層107之後，移除圖案化的遮罩103，且在半導體基底101上形成磊晶層109。一些實施例中，磊晶層109可為N型或P型。磊晶層109形成於半導體基底101的第一區102和第二區104上，可藉由金屬有機物化學氣相沉積法(metal organic chemical vapor deposition，MOCVD)、電漿增強化學氣相沉積法(plasma-enhanced CVD，PECVD)、分子束磊晶法(molecular beam epitaxy，MBE)、氫化物氣相磊晶法(hydride vapour phase epitaxy，HVPE)、液相磊晶法(liquid phase epitaxy，LPE)、氯化物氣相磊晶法(chloride-vapor phase epitaxy，Cl-VPE)、其他相似的製程方法或前述之組合以形成。

此外，一些實施例中，埋置層107與磊晶層109之間具有一部份的半導體基底101，亦即，埋置層107完全位於半導體基底101內，並未暴露於半導體基底101的頂面上。

接續前述，如第4圖所示，在磊晶層109內、靠近磊晶層109的頂面處形成第一隔離結構111和第二隔離結構113，第一隔離結構111位於第一區102，且第二隔離結構113位於第二區104。在本實施例中，第一隔離結構111和第二隔離結構113為淺溝槽隔離(shallow trench isolation，STI)結構。在其他實施例中，第一隔離結構111和第二隔離結構113為矽局部氧化(local oxidation of silicon，LOCOS)隔離結構(未繪示)，且矽局部氧化之第一隔離結構111和第二隔離結構113之一部分嵌入磊晶層109，第一隔離結構111和第二隔離結構113之另一部分形成於磊晶層109上。

一些實施例中，第一隔離結構111和第二隔離結構113為淺溝槽隔離結構，可由蝕刻和化學氣相沉積(chemical vapor deposition，CVD)製程形成。在其他實施例中，第一隔離結構111和第二隔離結構113為矽局部氧化隔離結構，可由化學氣相沉積和熱氧化製程形成。此外，第一隔離結構111和第二隔離結構113係由氧化矽、氮化矽、氮氧化矽或其他合適的介電材料形成。

一些實施例中，第一隔離結構111和第二隔離結構113可由熱氧化(thermal oxidation)製程、化學氣相沉積(chemical vapor deposition，CVD)製程或前述之組合形成，視其隔離種類而定。此外，第一隔離結構111和第二隔離結構113係由氧化矽、氮化矽、氮氧化矽或其他合適的介電材料形成。

值得注意的是，在第4圖的剖面示意圖中，第一隔離結構111具有第一長度L1，第二隔離結構113具有第二長度L2，且第二長度L2大於第一長度L1。一些實施例中，第一長度L1在約0.3μm至約3μm的範圍內，且第二長度L2在約10μm至約50μm的範圍內。

第一隔離結構111為後續將形成的第一元件200之BCD電晶體的隔離結構，第二隔離結構113為後續將形成的第二元件300之UHV電晶體的隔離結構，為了耐受超高電壓(例如在約300伏特至約800伏特的範圍內)，第二隔離結構113的第二長度L2大於第一隔離結構111的第一長度L1。

再參見第4圖，在磊晶層109內形成第一井區115、第二井區117、第三井區119和第四井區121。第一井區115和第二井區117位於半導體基底101之第一區102上，且位於埋置層107的正上方。一些實施例中，第二井區117和埋置層107在垂直於半導體基底101之表面的方向上的投影部分重疊，第二井區117在垂直於半導體基底101之表面的方向上的投影範圍可超出埋置層107在垂直於半導體基底101之表面的方向上的投影範圍。在其他實施例中，第二井區117在垂直於半導體基底101之表面的方向上的投影完全位於埋置層107的範圍內。此外，第三井區119和第四井區121係位於半導體基底101之第二區104上，第三井區119、第四井區121和埋置層107在垂直於半導體基底101之表面的方向上的投影完全不重疊。

一些實施例中，第一隔離結構111位於第二井區117內，且第二隔離結構113位於第四井區121內。第二井區117鄰接於第一井區115，且第四井區121鄰接於第三井區119。

再者，第一井區115和第三井區119具有第一導電類型(在P型半導體基底101之實施例中，第一井區115和第三井區119可例如為P型)，而第二井區117和第四井區121具有與第一導電類型相反的第二導電類型(在P型半導體基底101之實施例中，第二井區117和第四井區121可例如為N型)。第一井區115、第二井區117、第三井區119和第四井區121可由離子植入形成。一些實施例中，第一井區115和第三井區119可由同一道離子植入製程形成，而第二井區117和第四井區121可由另一道離子植入製程形成。

根據一些實施例，如第5圖所示，在磊晶層109上形成第一閘極結構136和第二閘極結構140。第一閘極結構136位於第一井區115和第二井區117之界面的上方，且覆蓋第一隔離結構111的一部分。第二閘極結構140位於第三井區119和第四井區121之界面的上方，且覆蓋第二隔離結構113的一部分。

一些實施例中，第一閘極結構136包含第一閘極介電層135和設置於第一閘極介電層135上的第一閘極電極層137，且第二閘極結構140包含第二閘極介電層139和設置於第二閘極介電層139上的第二閘極電極層141。

第一閘極介電層135和第二閘極介電層139可由氧化矽、氮化矽、氮氧化矽、具有高介電常數(low-k)之介電材料或前述之組合製成。一些實施例中，第一閘極介電層135和第二閘極介電層139係藉由電漿增強化學氣相沉積(PECVD)製程或旋轉塗佈(spin coating)製程同時形成。

第一閘極電極層137和第二閘極電極層141係由導電材料製成，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、多晶矽或其他合適的材料。一些實施例中，第一閘極電極層137和第二閘極電極層141係藉由沉積和圖案化製程同時形成。沉積製程可為化學氣相沉積(CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)製程、金屬有機化學氣相沉積(MOCVD)製程、電漿增強化學氣相沉積(PECVD)製程或前述之組合。圖案化製程可包含微影製程和蝕刻製程。

再參見第5圖，在第一井區115內形成第一摻雜區123和第二摻雜區125，在第二井區117內形成第三摻雜區 127，在第三井區119內形成第四摻雜區129和第五摻雜區131，在第四井區121內形成第六摻雜區133。此外，第一摻雜區123鄰接於第二摻雜區125，且第四摻雜區129鄰接於第五摻雜區131。

一些實施例中，第一摻雜區123和第四摻雜區129具有第一導電類型(在P型半導體基底101之實施例中，第一摻雜區123和第四摻雜區129可例如為P型)，第二摻雜區125、第三摻雜區127、第五摻雜區131和第六摻雜區133具有第二導電類型(在P型半導體基底101之實施例中，第二摻雜區125、第三摻雜區127、第五摻雜區131和第六摻雜區133可例如為N型)。一些實施例中，第一摻雜區123、第二摻雜區125、第三摻雜區127、第四摻雜區129、第五摻雜區131和第六摻雜區133的摻質濃度在約1x10¹⁵原子/立方公分(atom/cm³)至約1x10¹⁸原子/立方公分(atom/cm³)的範圍內。

根據一些實施例，如第6圖所示，在磊晶層109、第一閘極結構136和第二閘極結構140上形成層間介電(inter-layer dielectric，ILD)層143。一些實施例中，層間介電層143係由氧化矽、氮化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)及/或其他合適的介電材料所形成。層間介電層143可由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈或其他合適的製程而形成。

在形成層間介電層143之後，在層間介電層143上形成第一源極電極145、第一汲極電極147、第二源極電極 149和第二汲極電極151。此外，在層間介電層143內形成導孔(via)145a、145b、147a、149a、149b和151a。

第一源極電極145透過導孔145a和145b分別電性連接於第一摻雜區123和第二摻雜區125，第一汲極電極147透過導孔147a電性連接於第三摻雜區127。此外，第二源極電極149透過導孔149a和149b分別電性連接於第四摻雜區129和第五摻雜區131，第二汲極電極151透過導孔151a電性連接於第六摻雜區133。一些實施例中，第一源極電極145、第一汲極電極147、第二源極電極149和第二汲極電極151以及導孔145a、145b、147a、149a、149b和151a可包含金屬或其他合適的導電材料。

形成第一源極電極145、第一汲極電極147、第二源極電極149和第二汲極電極151之後，完成半導體裝置100。半導體裝置100包含第一元件200和第二元件300，第一元件200包含BCD電晶體，且第二元件300包含UHV電晶體。第一元件200之BCD電晶體位於半導體基底101之第一區102上，且第二元件300之UHV電晶體位於半導體基底101之第二區104上。

一些實施例中，第二元件300之UHV電晶體可耐受約500伏特以上的高電壓。此外，半導體基底100之第二區104上還可具有可耐受約30伏特的中壓元件(未繪示)。由於前述之中壓元件的存在，半導體基底101之第二區104無閂鎖效應的間題，無需藉由在半導體基底100之第二區104內設置埋置層來避免閂鎖效應。

此外，第一元件200之BCD電晶體和第二元件300之UHV電晶體的電路配置可不限於第6圖所示，在其他實施例中，第一元件200之BCD電晶體和第二元件300之UHV電晶體可整合於相同基板，且第一元件200和第二元件300可包含其他的主動及/或被動元件。

在本實施例中，位於半導體基底101之第一區102的埋置層107為連續的摻質材料層。在其他實施例中，埋置層107為位於半導體基底101之第一區102內的不連續的摻質材料層。在又一實施例中，在半導體基底101之第二區104內形成另一埋置層(未繪示)，此第二區104內的埋置層係利用另一覆蓋半導體基底101之第一區102的圖案化遮罩而形成，且第二區104內的埋置層的摻質濃度遠低於第一區102內的埋置層107的摻質濃度，第二區104內的埋置層的摻質濃度可例如在約1x10¹⁵原子/立方公分(atom/cm³)至約1x10¹⁷原子/立方公分(atom/cm³)的範圍內，低於前述第一區102內的埋置層107的摻質濃度(約1x10¹⁵原子/立方公分(atom/cm³)至約1x10¹⁸原子/立方公分(atom/cm³))。

本發明的實施例將半導體基底劃分為第一區和第二區，第一區內設置包含BCD電晶體的第一元件，而第二區內設置包含UHV電晶體的第二元件。在實施磊晶製程前先形成覆蓋第二區的圖案化的遮罩，利用此圖案化的遮罩對第一區實施摻雜製程，以在第一區內形成埋置層，由於此埋置層具有與半導體基底相同的導電類型，且埋置層的摻質濃度高於半導體基底的摻質濃度，可有效防止設置於半導體基底之第一區的 BCD電晶體產生閂鎖效應，進而避免BCD電晶體因短路而燒毀。

此外，利用前述圖案化的遮罩可避免在半導體基底的第二區內(亦即UHV電晶體設置之區域)形成與第一區(亦即BCD電晶體設置之區域)相同摻質濃度的埋置層，可防止UHV電晶體失效，並提升UHV電晶體的崩潰電壓。藉由前述圖案化的遮罩可在半導體基底的第一區內設置埋置層，由於此埋置層並未延伸至半導體基底的第二區，使得BCD電晶體和UHV電晶體可順利整合於同一半導體裝置內，且同時達成避免閂鎖效應以及提高崩潰電壓的效果。

以上概述數個實施例為特徵，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims

一種半導體裝置，包括：一半導體基底，具有一第一導電類型，其中該半導體基底包括一第一區和一第二區；一埋置層，僅設置於該半導體基底的該第一區內且具有該第一導電類型，其中該埋置層的摻質濃度高於該半導體基底的摻質濃度；一磊晶層，設置於該半導體基底上；一第一元件，設置於該半導體基底的該第一區上，其中該第一元件包括一雙載子-互補金氧半-雙擴散金氧半電晶體，其中該雙載子-互補金氧半-雙擴散金氧半電晶體包括：一第一井區，設置於該磊晶層內且具有該第一導電類型；一第二井區，設置於該磊晶層內且鄰接該第一井區，其中該第二井區具有與該第一導電類型相反的一第二導電類型；一第一隔離結構位於該第二井區內；以及一第一閘極結構，設置於該磊晶層上，且位於該第一井區和該第二井區之界面的上方，其中該第一閘極結構覆蓋該第一隔離結構的一部分；以及一第二元件，設置於該半導體基底的該第二區上，其中該第二元件包括一超高壓電晶體。
如申請專利範圍第1項所述之半導體裝置，其中該埋置層的範圍小於或等於該第一區的範圍。
如申請專利範圍第1項所述之半導體裝置，其中該半導體基底的一部份設置在該埋置層與該磊晶層之間。
如申請專利範圍第1項所述之半導體裝置，其中該超高壓電晶體具有一第二隔離結構，其中該第二隔離結構與該第一隔離結構位於該磊晶層內，且該第二隔離結構的長度大於該第一隔離結構的長度。
如申請專利範圍第1項所述之半導體裝置，其中該雙載子-互補金氧半-雙擴散金氧半電晶體更包括：一第一摻雜區和一第二摻雜區，設置於該第一井區內，其中該第一摻雜區具有該第一導電類型，且該第二摻雜區具有該第二導電類型；以及一第三摻雜區，設置於該第二井區內且具有該第二導電類型。
如申請專利範圍第5項所述之半導體裝置，其中該雙載子-互補金氧半-雙擴散金氧半電晶體更包括：一第一源極電極和一第一汲極電極，設置於該磊晶層上，其中該第一源極電極電性連接於該第一摻雜區和該第二摻雜區，且該第一汲極電極電性連接於該第三摻雜區。
如申請專利範圍第4項所述之半導體裝置，其中該超高壓電晶體包括：一第三井區，設置於該磊晶層內且具有該第一導電類型；一第四井區，設置於該磊晶層內且鄰接該第三井區，其中該第四井區具有與該第一導電類型相反的一第二導電類型，且該第二隔離結構位於該第四井區內；以及一第二閘極結構，設置於該磊晶層上，且位於該第三井區和該第四井區之界面的上方，其中該第二閘極結構覆蓋該第二隔離結構的一部分。
如申請專利範圍第7項所述之半導體裝置，其中該超高壓電晶體更包括：一第四摻雜區和一第五摻雜區，設置於該第三井區內，其中該第四摻雜區具有該第一導電類型，且該第五摻雜區具有該第二導電類型；以及一第六摻雜區，設置於該第四井區內且具有該第二導電類型。
如申請專利範圍第8項所述之半導體裝置，其中該超高壓電晶體更包括：一第二源極電極和一第二汲極電極，設置於該磊晶層上，其中該第二源極電極電性連接於該第四摻雜區和該第五摻雜區，且該第二汲極電極電性連接於該第六摻雜區。
一種半導體裝置的製造方法，包括：提供一半導體基底，具有一第一導電類型，其中該半導體基底包括一第一區和一第二區；在該半導體基底的該第二區上形成一圖案化的遮罩；藉由該圖案化的遮罩對該半導體基底實施一摻雜製程，以僅在該第一區內形成一埋置層，其中該埋置層具有該第一導電類型，且該埋置層的摻質濃度高於該半導體基底的摻質濃度；在該半導體基底上形成一磊晶層；在該半導體基底的該第一區上形成一第一元件，其中該第一元件包括一雙載子-互補金氧半-雙擴散金氧半電晶體，其中形成該雙載子-互補金氧半-雙擴散金氧半電晶體包括：在該磊晶層內形成一第一井區，其中該第一井區具有該第一導電類型；在該磊晶層內形成一第二井區，其中該第二井區鄰接該第一井區且具有與該第一導電類型相反的一第二導電類型；於該第二井區內形成一第一隔離結構；以及在該磊晶層上形成一第一閘極結構，其中該第一閘極結構位於該第一井區和該第二井區之界面的上方，且該第一閘極結構覆蓋該第一隔離結構的一部分；以及在該半導體基底的該第二區上形成一第二元件，其中該第二元件包括一超高壓電晶體。
如申請專利範圍第10項所述之半導體裝置的製造方法，其中在形成該磊晶層之前形成該圖案化的遮罩，該圖案化的遮罩完全覆蓋該第二區，且延伸至該第一區的一部分。
如申請專利範圍第10項所述之半導體裝置的製造方法，其中該埋置層的範圍小於或等於該第一區的範圍。
如申請專利範圍第10項所述之半導體裝置的製造方法，其中該超高壓電晶體具有一第二隔離結構，其中該第二隔離結構與該第一隔離結構位於該磊晶層內，且該第二隔離結構的長度大於該第一隔離結構的長度。
如申請專利範圍第10項所述之半導體裝置的製造方法，其中形成該雙載子-互補金氧半-雙擴散金氧半電晶體更包括：在該第一井區內形成一第一摻雜區和一第二摻雜區，其中該第一摻雜區具有該第一導電類型，且該第二摻雜區具有該第二導電類型；以及在該第二井區內形成一第三摻雜區，其中該第三摻雜區具有該第二導電類型。
如申請專利範圍第14項所述之半導體裝置的製造方法，其中形成該雙載子-互補金氧半-雙擴散金氧半電晶體更包括：在該磊晶層上形成一第一源極電極和一第一汲極電極，其中該第一源極電極電性連接於該第一摻雜區和該第二摻雜區，且該第一汲極電極電性連接於該第三摻雜區。
如申請專利範圍第15項所述之半導體裝置的製造方法，其中形成該超高壓電晶體包括：在該磊晶層內形成一第三井區，其中該第三井區具有該第一導電類型；在該磊晶層內形成一第四井區，其中該第四井區鄰接該第三井區且具有與該第一導電類型相反的一第二導電類型，且該第二隔離結構形成於該第四井區內；以及在該磊晶層上形成一第二閘極結構，其中該第二閘極結構位於該第三井區和該第四井區之界面的上方，且該第二閘極結構覆蓋該第二隔離結構的一部分。
如申請專利範圍第16項所述之半導體裝置的製造方法，其中形成該超高壓電晶體更包括：在該第三井區內形成一第四摻雜區和一第五摻雜區，其中該第四摻雜區具有該第一導電類型，且該第五摻雜區具有該第二導電類型；以及在該第四井區內形成一第六摻雜區，其中該第六摻雜區具有該第二導電類型。
如申請專利範圍第17項所述之半導體裝置的製造方法，其中形成該超高壓電晶體更包括：在該磊晶層上形成一第二源極電極和一第二汲極電極，其中該第二源極電極電性連接於該第四摻雜區和該第五摻雜區，且該第二汲極電極電性連接於該第六摻雜區。