CN103390648A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明公开了一种半导体结构，包括设置在衬底上的栅极结构。至少一个轻掺杂区与位于衬底中的栅极结构邻接。至少一个轻掺杂区具有第一导电类型。源极部件和漏极部件位于在衬底中的栅极结构的相对侧上。源极部件和漏极部件具有第一导电类型。源极部件位于至少一个轻掺杂区中。降压拾取区与至少一个轻掺杂区中的源极部件邻接。降压拾取区具有第二导电类型。本发明还公开了半导体结构的形成方法。

Description

半导体结构及其形成方法
技术领域
本发明总的来说涉及半导体结构，更具体地，涉及具有源极部件和邻接的降压拾取区(buck pick-up region)的器件及其形成方法。
背景技术
常规对接接触件用于减少半导体器件的面积，以便增加其上电路的密度，并且对接接触件广泛用于功率金属氧化物半导体场效晶体管(MOSFET)中以增加单元密度和减少导通电阻。对接接触件是两个端部具有相同电势的节点。例如，晶体管的源极/漏极区共用具有相邻降压拾取区的接触节点。这种接触节点是对接接触件。在另一个实例中，两个相邻的晶体管连接至用于它们对应的源极/漏极区同一接触节点。这种接触节点也是对接接触件。
半导体工艺已发展到缩小半导体节点。这种规模缩小工艺通常通过增加生产效率和降低相关成本来提供优势。这样的规模缩小还增加了处理集成电路的复杂性。
虽然对接接触件有很多优点，但是存在许多与发展规模缩小的半导体器件相关的挑战。已经实施针对对接接触件的结构和工艺的各种技术以尝试和进一步提高晶体管器件的性能。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体结构，包括：第一栅极结构，设置在衬底上；至少一个轻掺杂区，具有第一导电类型，并且与位于所述衬底中的所述栅极结构邻接；源极部件和漏极部件，具有所述第一导电类型，并且位于所述衬底中的所述栅极结构的相对侧，其中，所述源极部件位于所述至少一个轻掺杂区中；以及第一降压拾取区，具有第二导电类型，并且与位于所述至少一个轻掺杂区中的所述源极部件邻接。
该半导体结构进一步包括与所述源极部件邻接并与所述第一降压拾取区相对的第二降压拾取区。
在该半导体结构中，所述第一降压拾取区和所述第二降压拾取区间隔约0.2μm至约10μm范围内的距离W。
在该半导体结构中，所述第一降压拾取区的深度DP基本上大于所述至少一个轻掺杂区的深度DL。
在该半导体结构中，所述第一降压拾取区包括约1E15至5E15原子/平方厘米的剂量范围内的硼。
该半导体结构，进一步包括设置在所述源极部件和所述第一降压拾取区上的自对准多晶硅化物层。
在该半导体结构中，所述自对准多晶硅化物层延伸进所述衬底中达深度DS，并且所述深度DS大于所述至少一个轻掺杂区的深度DL。
该半导体结构进一步包括设置在所述自对准多晶硅化物层上的接触塞。
该半导体结构进一步包括与所述第一栅极结构相邻的第二栅极结构，所述第二栅极结构共用所述第一栅极结构的所述源极部件和所述降压拾取区。
该半导体结构进一步包括隔离件，位于覆盖所述至少一个轻掺杂区的一部分的所述第一栅极结构的侧壁上，其中，电流通路从所述漏极部件开始，经过所述第一栅极结构的下方，沿着所述被覆盖的轻掺杂区到达所述源极部件。
根据本发明的另一方面，提供了一种半导体结构，包括：第一栅极结构和相邻的第二栅极结构，所述第一栅极结构和所述第二栅极结构设置在衬底上；阱区，设置在所述第一栅极结构和所述第二栅极结构之间的所述衬底中，所述阱区具有第一导电类型；轻掺杂区，设置在所述阱区中，所述轻掺杂区具有第二导电类型；重掺杂区，设置在所述轻掺杂区中，所述重掺杂区具有所述第二导电类型；以及第一降压拾取区，与位于所述轻掺杂区中的所述重掺杂区邻接，所述第一降压拾取区具有所述第一导电类型。
该半导体结构进一步包括位于所述轻掺杂区中的第二降压拾取区，其中，所述重掺杂区位于所述第一降压拾取区和所述第二降压拾取区之间。
在该半导体结构中，所述第一降压拾取区和所述第二降压拾取区间隔约0.2μm至约10μm范围内的距离W。
在该半导体结构中，所述第一降压拾取区的深度DP大于所述轻掺杂区的深度DL。
在该半导体结构中，所述第一降压拾取区包括约1E15至约5E15原子/平方厘米的剂量范围内的硼。
该半导体结构进一步包括设置在所述重掺杂区和所述第一降压拾取区上的自对准多晶硅化物层。
在该半导体结构中，所述自对准多晶硅化物层延伸进所述衬底中达深度DS，并且所述深度DS大于所述轻掺杂区的深度DL。
该半导体结构进一步包括设置在所述自对准多晶硅化物层上的接触塞。
根据本发明的又一方面，提供了一种形成半导体结构的方法，所述方法包括：将栅极结构形成在衬底上；形成与位于所述衬底中的所述栅极结构邻接的至少一个轻掺杂区，所述至少一个轻掺杂区具有第一导电类型；在所述至少一个轻掺杂区中形成具有第二导电类型的第一降压拾取区；以及将具有所述第一导电类型的源极部件和漏极部件形成在所述栅极结构的相对侧上，其中，所述源极部件位于所述至少一个轻掺杂区中并与所述第一降压拾取区邻接。
该方法进一步包括形成与所述源极部件邻接并与所述第一降压拾取区相对的第二降压拾取区。
附图说明
根据下面详细的描述和附图可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增加或减少。
图1是根据至少一个实施例的具有源极部件和邻接降压拾取区的集成电路半导体结构的俯视图。
图2是根据至少一个实施例的在形成自对准多晶硅化物层之后的图1中的半导体结构俯视图。
图3A和图3B是根据至少一个实施例的图2的半导体结构的横截面图。
图4是根据至少一个实施例的具有源极部件和邻接降压拾取区的集成电路的半导体结构的横截面图。
图5是根据至少一个实施例的具有源极部件和邻接降压拾取区的集成电路的半导体结构的横截面图。
图6是根据一个或多个实施例形成具有源极部件和邻接降压拾取区的集成电路半导体结构的方法的流程图。
图7A至图15是根据图6方法的一个或多个实施例的处于各个制造阶段的具有源极部件和邻接降压拾取区的集成电路半导体结构的俯视图和横截面图。
具体实施方式
以下详细讨论了说明性实施例的制造和使用。然而，应该理解，本公开内容提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅为说明性的，并且没有限定本公开内容的范围。
通过芯片区域之间的划线在衬底上划分多个半导体芯片区域。衬底将经历多种清洗、分层、图案化、蚀刻以及掺杂步骤以形成集成电路。本文中的术语“衬底”通常指可以在其上形成各种层和器件结构的块状衬底。在一些实施例中，衬底包括硅或化合物半导体，如GaAs、InP、Si/Ge或SiC。这种层的实例包括介电层、掺杂层、多晶硅层或导电层。器件结构的实例包括可以通过互连层与额外的集成电路互连的晶体管、电阻和/或电容。
图1是根据至少一个实施例的具有源极部件(位于轻掺杂区108A中的重掺杂区112A1-4中的一个)和邻接的降压拾取区110A-C的集成电路的半导体结构110的俯视图。半导体结构110包括取决于设计要求具有各种掺杂结构的衬底(例如，p型衬底或n型衬底)。在一些实施例中，p型指的是在半导体材料中制造空穴作为多数电荷载流子，而n型指的是在半导体材料中制造电子作为多数电荷载流子。在所述的实施例中，衬底是p型衬底。半导体结构100包括衬底中的第一场效晶体管区，例如，n沟道场效晶体管(NFET)区102。NFET区102是具有p型掺杂结构的衬底的一部分。半导体结构100可以进一步包括第二场效晶体管区，例如，p沟道场效晶体管(PFET)区(未示出)。半导体结构100可以进一步包括存储单元和/或逻辑电路；无源元件，诸如电阻器、电容器、电感器和/或熔丝；以及有源元件，诸如金属氧化物半导体场效晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、高压晶体管，和/或高频晶体管。半导体结构100也包括形成在衬底中的隔离部件104以隔离衬底的各种区域，诸如PFET区和NFET区。
半导体结构100进一步包括形成在NFET区102和隔离部件104上方的各种栅极结构106A和106B。在所述的实施例中，栅极结构106A被设置成与栅极结构106B相邻。栅极结构106A、106B以及在下方的NFET区102用作栅极晶体管。半导体结构100进一步包括邻接栅极结构106A和106B的至少一个轻掺杂区(例如，108A至108C)。在所述的实施例中，轻掺杂区108A设置在栅极结构106A和106B之间。轻掺杂区108A至108C具有第一导电类型，例如n型。如图1所示，可以在NFET区102和隔离部件104中掺杂用于轻掺杂区的掺杂剂。然而，仅在NFET区102内的轻掺杂区108A至108C起作用。半导体结构100进一步包括位于轻掺杂区108A中的多个降压拾取区110A至110C。降压拾取区110A至110C具有第二导电类型，例如p型。各个降压拾取区110A至110C之间的距离W在约0.2至约10μm的范围内。
半导体结构100进一步包括多个重掺杂区112A1-4、112B以及112C。重掺杂区112A1-4、112B以及112C具有与轻掺杂区108A相同的第一导电类型，例如，n型。如图1所示，可以在NFET区102和隔离部件104中掺杂用于重掺杂区的掺杂剂。然而，仅在NFET区102内的重掺杂区起作用。重掺杂区112B和112C与相应的轻掺杂区108B和108C重叠。重掺杂区112A1-4被设置在降压拾取区110A-C未占用的轻掺杂区108A中。在NFET区102中，重掺杂区112B至112C和相应的轻掺杂区108B至108C分别地被配置为栅极结构106A和106B的漏极部件。在NFET区102中，重掺杂区112A1-4和轻掺杂区108A被配置为栅极结构106A和106B的源极部件。在所述的实施例中，栅极结构106A和106B共用重掺杂区112A1-4、轻掺杂区108A以及降压拾取区110A-C。半导体结构100进一步包括位于栅极结构106A和106B的侧壁上的隔离件114。隔离件114覆盖轻掺杂区108A至108C的一部分。
仍然参考图1，在半导体结构100工作期间，形成第一电流通路116。第一电流通路116从漏极部件(也被称为重掺杂区112B和相应的轻掺杂区108B)开始，经过栅极结构106A(沿着线B-B’方向)下方，沿着被覆盖的轻掺杂区108A到达一个源极部件(例如，轻掺杂区108A中的重掺杂区112A2)。在半导体结构100工作期间，第二电流通路118从漏极部件(例如，重掺杂区112B和相应的轻掺杂区108B)开始，经过栅极结构106A(沿着线C-C’方向)下方到达一个源极部件(例如，轻掺杂区108A中的重掺杂区112A2)。以上电流通路116和118是用于栅极结构106A的漏极部件至源极部件的各种电流通路的实例。本公开内容不仅限于用于传导电流的以上两条通路。同样地，栅极结构106B具有从漏极部件(也被称为重掺杂区112C和相应的轻掺杂区108C)至源极部件的电流通路。在半导体结构100工作期间，通过降压拾取区110A至110C传导空穴以防止空穴在衬底中累积。降压拾取区110A至110C之间的距离W均保持在约0.2至约10μm的范围内。当降压拾取区110A至110C之间的距离W均大于10μm时，空穴不能有效地传导至上面的互连件。因此，空穴将在衬底中累积。当降压拾取区110A-C之间的距离W均小于0.2μm时，穿过位于被覆盖的轻掺杂区108A中的第一电流通路116的电流将产生高阻抗。在多个被覆盖的轻掺杂区108A中产生的阻抗的总和降低了半导体结构100的器件性能，诸如较低的速度
图2是在形成自对准多晶硅化物层120之后的图1的半导体结构100的俯视图。自对准多晶硅化物层120设置在栅极结构106A至106B、重掺杂区112B至112C和相应的轻掺杂区108B至108C(也被称为漏极部件)、重掺杂区112A1-4和轻掺杂区108A(也被称为源极部件)以及降压拾取区110A至110C的顶部上方。隔离件114和隔离部件104上方没有自对准多晶硅化物层120。在图2中，为了更好地说明下覆部件，将栅极结构106A至106B之间的自对准多晶硅化物层120示出为透明层。相同的自对准多晶硅化物层120设置在源极部件和降压拾取区110A-C上。因此，源极部件和降压拾取区具有相同的电势，并且形成“对接接触件”。对接接触件是两个端部具有相同电势的节点，例如，源极部件和降压拾取区。对接接触件使用相同节点将源极部件和降压拾取区连接至用于电连接上面的互连件。源极部件和降压拾取区不必具有其自己的接触区和两个节点。对接接触件减少了半导体结构100的面积以便增加半导体结构100中的电路密度。
图3A是通过图2中的垂直平面交叉线B-B’截取的横截面图。在图3A中，衬底101是包括硅的半导体衬底。在所述的实施例中，衬底101是p型衬底。栅极结构106A被设置成与栅极结构106B相邻。栅极结构106A至106B包括栅极介电层1071和栅电极层1072。轻掺杂区108A至108C在衬底101中被设置成与栅极结构106A-B邻接。轻掺杂区108A至108C具有第一导电类型，例如，n型。设置在相应的轻掺杂区108B和108C中的重掺杂区112B和112C分别地被配置为栅极结构106A和106B的漏极部件。降压拾取区110A设置在栅极结构106A和106B之间的轻掺杂区108A中。降压拾取区110A具有第二导电类型，例如p型。在电特性上，降压拾取区110A具有足够高的第二导电类型的掺杂剂浓度以克服轻掺杂区108A的第一导电类型掺杂剂。因此，降压拾取区110A仍然具有第二导电类型。隔离件114设置在栅极结构106A至106B的侧壁上。自对准多晶硅化物层120设置在栅极结构106A至106B、重掺杂区112B至112C和相应的轻掺杂区108B至108C(也被称为漏极部件)、降压拾取区110A和轻掺杂区108A的顶部上。介电保护层122设置在自对准多晶硅化物层120和隔离件114上方。层间介电(ILD)层124设置在介电保护层122上方。多个接触塞126内嵌于ILD层124和介电保护层122中，以与接触自对准多晶硅化物层120接触。
在图3A中，降压拾取区110A具有深度DP，该深度基本上大于轻掺杂区108A的深度DL。自对准多晶硅化物层120具有延伸到衬底101中的深度DS。深度DS本质上大于轻掺杂区108A的深度DL。因此，降压拾取区110A与自对准多晶硅化物层120接触。优选地，在半导体结构100工作期间，在衬底101中产生的空穴通过降压拾取区110A被传导至自对准多晶硅化物层120和上面的互连件，以防止空穴在衬底101中累积。同样地，降压拾取区11OB和110C也能够将衬底101中的空穴传导至上面的互连件。
图3B是通过图2中的垂直平面交叉线C-C’截取的横截面图。在图3B中，半导体结构100的层堆叠与图3A的类似。然而，在图3B中，重掺杂区112A2代替在图3A中所示的降压拾取区110A。重掺杂区112A2具有比轻掺杂区108A更高的第一导电类型的掺杂剂浓度。重掺杂区112A2和相应的轻掺杂区108A被配置为通过栅极结构106A至B共用的源极部件中的一个。在半导体结构100工作期间，电流可以从漏极部件流向源极部件。
图4是根据至少一个实施例的具有源极部件和邻接降压拾取区210A的集成电路的半导体结构200的横截面图。半导体结构200应用于横向扩散金属氧化物半导体(LDMOS)器件。与图3A类似地，图4是从横跨降压拾取区的垂直平面截取的横截面图。没有示出从横跨源极部件的垂直平面截取的横截面图。在图4中，衬底201是包括硅的半导体衬底。在所述的实施例中，衬底201是n型衬底。栅极结构206A被设置成与栅极结构206B相邻。栅极结构206A至106B包括栅极介电层1071和栅电极层2072。阱区203设置在栅极结构206A至206B之间的衬底201中。阱区203具有第一导电类型，例如p型。轻掺杂区208A设置在阱区203中。轻掺杂区208A具有第二导电类型，例如n型。降压拾取区210A设置在轻掺杂区208A中。降压拾取区210A具有第一导电类型，例如p型。在电特性上，降压拾取区210A具有足够高的第一导电类型的掺杂剂浓度以克服轻掺杂区208A的第二导电类型掺杂剂。因此，降压拾取区210A具有第一导电类型。
仍然参考图4，在衬底201中被设置成与相应的栅极结构206A至B邻接的重掺杂区212B至212C分别地被配置为栅极结构206A和206B的漏极部件。另一个重掺杂区(未示出)设置在栅极结构206A至206B之间的轻掺杂区208A中。该重掺杂区邻接降压拾取区210A，并被配置为由栅极结构206A至206B共用的源极部件。上述重掺杂区具有第二导电类型，例如n型。隔离件214设置在栅极结构206A至206B的侧壁上。自对准多晶硅化物层220设置在栅极结构206A至206B、漏极部件、源极部件和降压拾取区210A的顶部上。介电保护层122设置在自对准多晶硅化物层120和隔离件114上方。层间介电(ILD)层224设置在介电保护层222上方。多个接触塞226内嵌于ILD层224和介电保护层222中，以与自对准多晶硅化物层220接触。
图5是根据至少一个实施例的具有源极部件和邻接降压拾取区210A的集成电路的半导体结构300的横截面图。半导体结构300应用于扩展漏极MOS(EDMOS)器件。在图5中，半导体结构300的层堆叠与图4中的半导体结构200类似。然而，在半导体结构300中，栅极结构206A至206B分别地上覆隔离部件205A-B一部分。重掺杂区212B至212C(也被称为漏极部件)和栅极结构206A至206B分别通过隔离部件205A至205B隔离开。
优选地，在半导体结构200和300工作期间，在阱区203中产生的空穴通过降压拾取区210A被传导至自对准多晶硅化物层220及上面的互连件，以防止空穴在衬底201中累积。与半导体结构100一样地，用于栅极结构(206A或206B)的漏极部件至源极部件之间的电流可以通过各种电流通路被传导。源极部件(未示出)和降压拾取区210A与同一对接接触件接触，到达用于电连接的上面的互连件。
为了说明的目的，所有的以上实施例都使用n沟道场效晶体管。如果以上实施例中的每个部件的导电类型都相反，则本发明也适用于p沟道场效晶体管。
图6是根据本公开内容的一个或多个实施例形成具有源极部件和邻接降压拾取区的集成电路的半导体结构的方法600的流程图。方法600从操作601开始，其中，栅极结构形成在衬底上。接下来，方法600继续至602，其中，形成与在衬底中的栅极结构邻接的至少一个轻掺杂区。至少一个轻掺杂区具有第一导电类型。方法600继续至操作603，其中，降压拾取区形成在至少一个轻掺杂区内。降压拾取区具有第二导电类型。方法600继续至604，其中，源极部件和漏极部件形成在栅极结构的相对侧上。源极部件和漏极部件具有第一导电类型。源极部件位于至少一个轻掺杂区中，并且与降压拾取区邻接。在一些实施例中，可以颠倒操作603和604的制造顺序。应该注意，在图6的方法600的之前、期间或之后，可以提供额外的工艺。
图7A至图15是根据图6的方法的一个或多个实施例处于各种制造阶段的具有源极部件和邻接降压拾取区的集成电路的半导体结构100的俯视图和横截面图。为了更好地理解本公开内容的创造性概念，简化了各个附图。
方法600从操作601开始，其中，栅极结构形成在衬底上。图7A是在实施操作601之后的半导体结构100的俯视图。图7B是通过图7A中的垂直平面交叉线B-B’截取的横截面图。提供衬底101。衬底101是包括硅的半导体衬底。衬底101可以是p型或n型衬底。在所述的实施例中，衬底101是p型衬底。可选地，衬底101包括另一种基元素半导体，如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它们的组合。在又一种可选实施例中，衬底101是绝缘体上半导体(SOI)。在其他可选实施例中，半导体衬底可以包括掺杂外延层、梯度半导体层，和/或上覆另一种不同类型的半导体层的半导体层，如硅锗层上硅层。
半导体结构100进一步包括在衬底101中的各种场效晶体管区，例如，n沟道场效晶体管(NFET)区和p沟道场效晶体管(PFET)区。场效晶体管区是用于形成晶体管的有源极区，并且在衬底101中具有各种掺杂结构。在所述的实施例中，具有p型掺杂结构的NFET区102形成在衬底101内。
隔离部件104形成在衬底101中以隔离各种区域，例如，PFET区和NFET区。隔离部件104利用诸如局部硅氧化(LOCOS)和/或浅沟道隔离件(STI)的隔离技术，以限定和电隔离各种区域。在所述的实施例中，隔离部件104围绕NFET区102。隔离部件104包括：氧化硅、氮化硅、氮氧化硅或其他具有电隔离功能的合适材料。
仍然参考图7A至图7B，半导体结构100进一步包括在衬底101上形成的各种栅极结构106A至106B。在所述的实施例中，栅极结构106A至106B在NFET区102上相互邻接地形成，并且上覆隔离部件104。栅极结构106A至106B包括栅极介电层1071和栅电极层1072。栅极结构106A至106B通过沉积、光刻图案化、蚀刻工艺或者它们的组合形成。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)或它们的组合。光刻图案化工艺包括光刻胶涂覆、曝光和显影光刻胶。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或者它们的组合。
栅极介电层1071形成在衬底101上方并且包括介电材料，如氧化硅、氮氧化硅、氮化硅或高k介电材料。示例性高k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或者它们的组合。
栅电极层1072形成在栅极介电层1071上方。在本实施例中，栅电极层1072是多晶硅(多晶硅)层。多晶硅层可以掺杂为合适的导电性。在一些实施例中，如果要形成高k金属栅极，则多晶硅层可以在随后的栅极替换工艺中被取代。在一些实施例中，高k金属栅极的材料包括n金属层和导电材料层。n金属层包括具有兼容功函的金属基材料以形成n型晶体管。例如，n金属层具有等于或小于约4.2eV的功函。根据各种实施例，导电材料层包括钨或铝。在其他实施例中，高k金属栅极的材料包括p金属层。应用n金属或p金属可以取决于正在制造的器件的类型，如NMOS或PMOS器件。
方法600继续至602，其中，与在衬底中的栅极结构邻接地形成至少一个轻掺杂区。图8A和8B分别是在实施操作602之后的半导体结构100俯视图和横截面图。在半导体结构100上方实施离子注入工艺以在衬底101中形成各种轻掺杂区108A至108C。离子注入工艺的离子源包括磷(P)或砷(As)。在本实施例中，离子源是砷。应用在离子注入中的能量范围在约3至5KeV之间。用于离子注入的剂量为约1E14至约1E15原子/平方厘米(atoms/cm2)。通过注入具有不同能量值的离子，可以实现不同深度的轻掺杂区108A至108C。在本实施例中，用于砷的轻掺杂区108A至108C的深度DL在约3nm至约10nm的范围内。在一个实施例中，在整个半导体结构100上方实施离子注入工艺。例如，与栅极结构106A至B邻接地形成各种轻掺杂区108A至108C。在另一个实施例中，在选择位置上实施离子注入工艺。例如，仅在栅极结构106A-B之间形成轻掺杂区108A，而没有注入区域108B至108C。如图8A所示，可以在NFET区102和隔离部件104中实施离子注入工艺。但是，仅NFET区102内的轻掺杂区108A-C起作用。
图9A和9B分别是形成隔离件114之后的半导体结构100的俯视图和横截面图。在所述的实施例中，通过在半导体结构100上方进行均匀沉积来形成隔离件114的材料。然后，各向异性蚀刻隔离件114的材料以形成如图9A至图9B所示的隔离件114。隔离件114被设置为与栅极结构106A-B的侧壁邻接并且覆盖轻掺杂区108A至108C的一部分。隔离件114可以包括介电材料，诸如氧化硅或氮氧化硅。
方法600继续至603，其中，降压拾取区形成在至少一个轻掺杂区中。图10A是实施操作603之后的半导体结构100的俯视图。图10B是通过图10A中的垂直平面交叉线B-B’截取的横截面图。在半导体结构100上方可选地实施离子注入工艺。多个降压拾取区110A至110C形成在栅极结构106A至106B之间未被隔离件114覆盖的轻掺杂区108A内。降压拾取区110A至110C具有第二导电类型，例如p型。离子注入工艺的离子源包括硼、BF2、镓或铟。在本实施例中，离子源是硼。应用在离子注入中的能量范围在约5至25KeV之间。用于离子注入的剂量为约1E15至约5E15原子/平方厘米。在一些实施例中，可以通过若干注入工艺形成降压拾取区110A至110C。降压拾取区通过在约0.2μm至约10μm的范围内的距离W相互间隔开。降压拾取区110A至110C的深度DP基本上大于轻掺杂区108A至108C的深度DL。在电特性上，降压拾取区110A至110C具有足够高的第二导电类型的掺杂剂浓度以克服轻掺杂区108A-C的第一导电类型掺杂剂。因此，降压拾取区110A至110C具有第二导电类型。
方法600继续至604，其中，源极部件和漏极部件形成在栅极结构的相对侧上。图11A是实施操作604之后的半导体结构100的俯视图。图11B是通过图11A中的垂直平面交叉线B-B’截取的横截面图。图11C是通过图11A中的垂直平面交叉线C-C’截取的横截面图。
在图11A至图C中，在半导体结构100上方实施离子注入工艺以形成各个重掺杂区112A1-4、112B和112C。重掺杂区112A1-4、112B和112C具有与轻掺杂区108A-C相同的第一导电类型，例如n型。如图11A所示，可以在NFET区102和隔离部件104中实施离子注入工艺。但是，仅NFET区102内的重掺杂区起作用。在离子注入工艺期间，通过诸如光刻胶层的掩模层阻挡降压拾取区110A至110C。重掺杂区112A1-4设置在未被降压拾取区110A至110C占用的轻掺杂区108A中。重掺杂区112B和112C与相应的轻掺杂区108B和108C重叠。在NFET区102中，重掺杂区112B至112C和相应的轻掺杂区108B至108C分别地被配置为栅极结构106A和106B的漏极部件。在NFET区102中，重掺杂区112A1-4和轻掺杂区108A被配置为栅极结构106A和106B的源极部件。重掺杂区112A1-4邻接降压拾取区110A至110C。降压拾取区110A至110C通过重掺杂区112A1-4中的一个相互间隔开。
用于重掺杂区的离子注入工艺的离子源包括P或As。重掺杂区112A1-4的深度DH基本上大于轻掺杂区108A至108C的深度DL。重掺杂区112A1-4具有比轻掺杂区108A至C更高的第一导电类型的掺杂剂浓度。
图12A和12B分别是形成自对准多晶硅化物层120之后的半导体结构100的俯视图和横截面图。图12B是通过图12A中的垂直平面交叉线B-B’截取的横截面图。在一些实施例中，金属层(未示出)形成在整个半导体结构100上方。热退火工艺应用于金属层使得金属层、栅极结构106A至106B和衬底101发生反应以形成自对准多晶硅化物层120。化学湿蚀刻工艺清洗未反应的金属层，仅保留自对准多晶硅化物层120。自对准多晶硅化物层120设置在栅极结构106A至106B、位于相应的轻掺杂区108B至108C中的重掺杂区112B值112C(也被称为漏极部件)、位于轻掺杂区108A中的重掺杂区112A1-4(也被称为源极部件)以及降压拾取区110A至110C的顶部上。隔离件114和隔离部件104上方没有自对准多晶硅化物层120。在一个实例中，自对准多晶硅化物层120包括硅和金属，该金属包括Ti、Co、W、Ta、Ni或Mo中的至少一种。自对准多晶硅化物层120具有延伸到衬底101中的深度DS。深度DS基本上大于轻掺杂区108A-C的深度DL。因此，降压拾取区110A至110C与自对准多晶硅化物层120接触。同样地，重掺杂区112A1-4和112B至112C与自对准多晶硅化物层120接触。
优选地，相同自对准多晶硅化物层120设置在源极部件和降压拾取区110A至110C上。因此，源极部件(位于轻掺杂区108A中的重掺杂区112A1-4)和降压拾取区具有相同的电势。一个源极部件和一个相邻的降压拾取区形成“对接接触件”，其是两个端部具有相同电势的节点，例如，源极部件和降压拾取区。在相同轻掺杂区(例如，108A)中的源极部件(例如，112A1)和邻接降压拾取区(例如，110A)的对接接触件结构通过一个节点增加了半导体结构100中的电路密度。这种结构防止为源极部件和降压拾取区连接件创建两个节点的管芯面积浪费。面对规模缩小半导体器件的挑战，本公开内容的各种实施例中，诸如器件速度或击穿电压的器件特性通过提供源极部件和漏极部件之间的各种电流通路可以保持好的性能。
图13是在形成介电保护层122之后的图12B中的半导体结构100的横截面图。在表面部件上方以均匀的厚度共形形成介电保护层122。在一个示例中，介电保护层122包括氮化硅或氮氧化硅。介电保护层122的形成方法可以包括化学汽相沉积(CVD)、等离子增强CVD(PECVD)或原子层沉积(ALD)。
图14是在形成层间介电(ILD)层124之后的半导体结构100的横截面图。ILD层124均匀形成在介电保护层122上方。可以进一步实施包括化学机械抛光(CMP)工艺或蚀刻工艺的平坦化工艺以平坦化ILD层124。ILD层124可以包括氧化硅、旋涂玻璃(SOG)、掺氟硅酸盐玻璃(FSG)或其他合适的介电材料。ILD层124可以通过CVD、低压CVD(LPCVD)、高密度等离子体(HDP)沉积或旋涂玻璃来形成。
图15是在形成接触塞126之后的半导体结构100的横截面图。在ILD层124和介电保护层122中蚀刻多个开口(未示出)以暴露自对准多晶硅化物层120的部分。在形成多个开口的蚀刻工艺中，介电保护层122用作蚀刻停止层，并且相对于ILD层124具有高蚀刻选择性。可以精确地控制开口以位于自对准多晶硅化物层120的顶面上。导电材料可以过填充ILD层124和介电保护层122中的开口。导电材料包括铜或铜合金、铝或钨。可能的形成方法包括化学镀、溅射、电镀或化学汽相沉积(CVD)。通过诸如化学机械抛光(CMP)的合适工艺去除开口外部的多余导电材料。具有导电材料的接触塞126形成在自对准多晶硅化物层120上方。
为了说明的目的，以上图7A至图15中的所有实施例都使用n沟道场效晶体管。如果以上实施例中的每个部件的导电类型都相反，则本发明也适用于p沟道场效晶体管。
应该注意，在工艺600之后，可以提供额外的工艺以完成集成电路的制造。下面简要讨论完成制造的工艺。包括金属层和金属间介电层(IMD)的多层互连间(MLI)形成在接触塞126上方，以电连接半导体结构100的各种部件或结构。多层互连件包括诸如传统通孔或接触件的垂直互连件，以及诸如金属线的水平互连件。钝化层形成在多层互连件上方以防止或减少对集成电路的水汽、机械以及辐射损害。金属焊盘形成并延伸到钝化层中以与多层互连件的最顶层接触。金属焊盘提供形成在衬底101上的集成电路与其他外部元件的电连接。
本公开内容的一方面描述半导体结构。半导体结构包括设置在衬底上的栅极结构。至少一个轻掺杂区与位于衬底中的栅极结构邻接。至少一个轻掺杂区具有第一导电类型。源极部件和漏极部件位于衬底中的栅极结构的相对侧上。源极部件和漏极部件具有第一导电类型。源极部件位于至少一个轻掺杂区中。降压拾取区与位于至少一个轻掺杂区中的源极部件邻接。降压拾取区具有第二导电类型。
本公开内容的另一方面描述半导体结构。半导体结构包括设置在衬底上的第一栅极结构和相邻的第二栅极结构。阱区设置在第一栅极结构和第二栅极结构之间的衬底中。阱区具有第一导电类型。轻掺杂区设置在阱区内并且具有第二导电类型。重掺杂区设置在轻掺杂区中并且具有第二导电类型。降压拾取区与位于轻掺杂区中的重掺杂区邻接。降压拾取区具有第一导电类型。
本公开内容还描述了形成半导体结构的方法的实施例。方法包括将栅极结构形成在衬底上。形成与位于衬底中的栅极结构邻接的至少一个轻掺杂区。至少一个轻掺杂区具有第一导电类型。降压拾取区形成在最少一个轻掺杂区中。降压拾取区具有第二导电类型。源极部件和漏极部件形成在栅极结构的相对侧上。源极部件和漏极部件具有第一导电类型。源极部件位于最少一个轻掺杂区中并且与降压拾取区邻接。
尽管已经详细地描述了本实施例及其优点，但是应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明的公开内容，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种半导体结构，包括：
第一栅极结构，设置在衬底上；
至少一个轻掺杂区，具有第一导电类型，并且与位于所述衬底中的所述栅极结构邻接；
源极部件和漏极部件，具有所述第一导电类型，并且位于所述衬底中的所述栅极结构的相对侧，其中，所述源极部件位于所述至少一个轻掺杂区中；以及
第一降压拾取区，具有第二导电类型，并且与位于所述至少一个轻掺杂区中的所述源极部件邻接。
2.根据权利要求1所述的半导体结构，进一步包括与所述源极部件邻接并与所述第一降压拾取区相对的第二降压拾取区。
3.根据权利要求2所述的半导体结构，其中，所述第一降压拾取区和所述第二降压拾取区间隔约0.2μm至约10μm范围内的距离W。
4.根据权利要求1所述的半导体结构，其中，所述第一降压拾取区的深度DP基本上大于所述至少一个轻掺杂区的深度DL。
5.根据权利要求1所述的半导体结构，其中，所述第一降压拾取区包括约1E15至5E15原子/平方厘米的剂量范围内的硼。
6.根据权利要求1所述的半导体结构，进一步包括设置在所述源极部件和所述第一降压拾取区上的自对准多晶硅化物层。
7.根据权利要求6所述的半导体结构，其中，所述自对准多晶硅化物层延伸进所述衬底中达深度DS，并且所述深度DS大于所述至少一个轻掺杂区的深度DL。
8.根据权利要求6所述的半导体结构，进一步包括设置在所述自对准多晶硅化物层上的接触塞。
9.一种半导体结构，包括：
第一栅极结构和相邻的第二栅极结构，所述第一栅极结构和所述第二栅极结构设置在衬底上；
阱区，设置在所述第一栅极结构和所述第二栅极结构之间的所述衬底中，所述阱区具有第一导电类型；
轻掺杂区，设置在所述阱区中，所述轻掺杂区具有第二导电类型；
重掺杂区，设置在所述轻掺杂区中，所述重掺杂区具有所述第二导电类型；以及
第一降压拾取区，与位于所述轻掺杂区中的所述重掺杂区邻接，所述第一降压拾取区具有所述第一导电类型。
10.一种形成半导体结构的方法，所述方法包括：
将栅极结构形成在衬底上；
形成与位于所述衬底中的所述栅极结构邻接的至少一个轻掺杂区，所述至少一个轻掺杂区具有第一导电类型；
在所述至少一个轻掺杂区中形成具有第二导电类型的第一降压拾取区；以及
将具有所述第一导电类型的源极部件和漏极部件形成在所述栅极结构的相对侧上，其中，所述源极部件位于所述至少一个轻掺杂区中并与所述第一降压拾取区邻接。
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