TW201347192A - 元件與其形成方法 - Google Patents

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Abstract

本發明提供之元件包括基板，閘極介電層位於基板上，與閘極位於閘極介電層上。汲極區與源極區位於閘極之相反兩側上。絕緣區位於基板中，其中絕緣區之邊緣接觸汲極區與源極區之邊緣。汲極區與其鄰接之部份絕緣區之間具有第一界面，且部份的介電遮罩位於第一界面上。汲極矽化區位於汲極區上，其中汲極矽化區的邊緣實質上對準部份的介電遮罩之邊緣。

Description

元件與其形成方法
本發明係關於半導體元件，更特別關於降低其漏電流之結構與其形成方法。
半導體積體電路(IC)產業快速成長。IC材料與設計的進步，使新一代的IC具有較小與較複雜的電路。製程尺寸縮小往往有利於增加製程效率並降低相關成本，但亦增加製程複雜度。然而製程尺寸縮小的優點顯而易見，因此需要更小的IC製程。
當包含金氧半場效電晶體(MOSFET)之半導體電路應用於高電壓領域時，將高電壓元件整合至低電壓元件(比如邏輯元件)的系統單晶片(SoC)將面臨問題。舉例來說，邏輯單元的尺寸持續下降，而製程中的高掺雜濃度將導致高漏電流的問題，並劣化元件可信度。
本發明一實施例提供一種元件，包括：基板；閘極介電層位於基板上；閘極位於閘極介電層上；汲極區與源極區位於閘極之相反兩側上；絕緣區位於基板中，其中絕緣區之邊緣接觸汲極區與源極區之邊緣；介電遮罩包括第一部份，汲極區與其鄰接之部份絕緣區之間具有第一界面，且介電遮罩之第一部份位於第一界面上；以及汲極矽化區位於汲極區上，其 中汲極矽化區的邊緣實質上對準介電遮罩之第一部份的邊緣。
本發明一實施例提供一種元件，包括：基板；閘極介電層位於基板上；閘極位於閘極介電層上；閘極間隔物位於閘極之側壁上；汲極區與源極區位於閘極之相反兩側上；絕緣區位於基板中，其中絕緣區之邊緣接觸汲極區之邊緣以形成第一界面、第二界面、與第三界面，第一界面平行於閘極之縱向，且第二界面與第三界面垂直於第一界面並與其相接；介電遮罩包括第一部份、第二部份、與第三部份各自覆蓋第一界面、第二界面、與第三界面；以及汲極矽化區位於矽化區上，其中介電遮罩包圍汲極矽化區。
本發明一實施例提供一種元件的形成方法，包括：形成多個絕緣區於半導體基板中；形成閘極結構於半導體基板上，其中閘極結構包括閘極介電層與閘極；形成源極區與汲極區於閘極結構之相反兩側上；形成介電遮罩，其中介電遮罩之第一部份覆蓋汲極區與半導體基板之間的第一界面，且介電遮罩之開口露出部份汲極區；形成汲極矽化區於露出之汲極區上；以及形成絕緣介電層於汲極矽化區與該介電遮罩上。
W1、W2、W3‧‧‧寬度
5A-5A‧‧‧切線
100、200‧‧‧MOSFET
20‧‧‧基板
22‧‧‧絕緣區
24‧‧‧深n型井區
26‧‧‧n型井區
28‧‧‧p型井區
30‧‧‧閘極結構
32‧‧‧閘極介電層
34‧‧‧閘極
36‧‧‧p型源極延伸區
37‧‧‧汲極延伸區
38、42‧‧‧圖案化光阻
40‧‧‧n型輕掺雜汲極區
43‧‧‧閘極間隔物
44‧‧‧源極區
44A、44B、44C‧‧‧源極區的邊緣
46‧‧‧汲極區
46A、46B、46C‧‧‧汲極區的邊緣
48‧‧‧n型井拾取區
50‧‧‧介電遮罩
50A、50A1、50A2、50B、50B1、50B2‧‧‧介電遮罩部份
52‧‧‧界面
54‧‧‧開口
62‧‧‧閘極矽化區
64‧‧‧源極矽化區
66‧‧‧汲極矽化區
68‧‧‧絕緣介電層
70‧‧‧層間介電層
72‧‧‧接點開口
74‧‧‧接觸插塞
第1至8圖係本發明某些實施例中，MOSFET之製程剖視圖與上視圖；以及第9圖係本發明另一實施例中，MOSFET之剖視圖。
下述內容將詳述如何製作與使用本發明的實施 例。可以理解的是，這些實施例提供多種可行的發明概念，而這些概念可以多種特定方式實施。然而上述實施例僅用以舉例而非侷限本發明範圍。
本發明多個實施例提供金氧半場效電晶體(MOSFET)與其形成方法，以降低金氧半場效電晶體之漏電流。形成MOSFET之中間製程亦揭露於實施例中。下述內容將討論多個實施例，並以相同標號標示不同圖式中的類似元件。
第1至8圖係本發明一實施例中，MOSFET 100(見第8圖)之製程剖視圖與上視圖。如第1圖所示，提供基板20。基板20可為部份的半導體晶圓如矽晶圓。在另一實施例中，基板20可包含其他半導體材料如鍺。基板20可包含半導體化合物如碳化矽、砷化鎵、砷化銦、磷化銦、III-V族半導體化合物、或類似物。基板20可為半導體基體材料與形成(或未形成)其上的磊晶層。此外，基板可為絕緣層上矽(SOI)基板。在某些實施例中，深n型井區24可形成於基板20中，其形成方法可為佈植。
形成於基板20中的絕緣區22可定義並電性隔離主動區，而元件如電晶體係形成於主動區中。絕緣區22可為淺溝槽隔離(STI)區或局部氧化矽(LOCOS)區。
如第1圖所示，n型井區26與p型井區28形成於基板20中。在某些實施例中，形成n型井區26與p型井區28的方法包含形成圖案化光阻(未圖示)，且露出基板20中將形成n型井區26(或p型井區28的部份)。接著進行佈植以形成n型井區26(或p型井區28)，再移除光阻。在某些實施例中，n型井區26與p型井 區28之掺質濃度介於約1014/cm3至約1017/cm3之間。可以理解的是，上述掺質濃度範圍僅用以舉例，而掺質濃度可調整至範圍以外的其他數值。
如第2圖所示，形成閘極結構30於基板20上。在某些實施例中，閘極結構30包含第一部份與第二部份，第一部份位於n型井區26上，而第二部份位於p型井區28上。閘極結構30包含閘極介電層32，與位於閘極介電層32上的閘極34。在某些實施例中，閘極介電層32包含氧化矽。在其他實施例中，閘極介電層32可包含高介電常數之介電材料、氮氧化矽、其他合適材料、或上述之組合。高介電常數之介電材料可擇自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿、或上述之組合。閘極介電層32之.形成方法可為化學氣相沉積法(CVD)、原子層沉積法(ALD)、熱氧化法、或類似方法。
閘極34可包含多晶矽。在另一實施例中，閘極34可包含金屬或金屬矽化物，比如鋁、銅、鎢、鎳、鉬、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鎳鉑、矽化鈷、或上述之組合。閘極34之形成方法可為CVD、物理氣相沉積法(PVD)、ALD、或其他合適製程。形成閘極介電層32與閘極34之方法包括毯覆性地形成介電層與閘極層，再圖案化上述層狀材料以形成閘極介電層32與閘極34。
如第2圖所示，形成p型源極延伸區36，其形成製程可包含形成圖案化光阻38，以露出閘極結構30之源極側的部 份n型井區26。接著進行佈植製程以形成p型源極延伸區36，其邊緣實質上自對準閘極結構30之邊緣。舉例來說，p型源極延伸區36之p型掺質濃度介於約1015/cm3至1014/cm3之間。接著移除圖案化光阻38。
如第3圖所示，形成n型輕掺雜汲極(LDD)區40，其形成製程可包含形成圖案化光阻42，以露出閘極結構30之汲極側的部份p型井區28。接著進行佈植製程以形成n型輕掺雜汲極區40，其邊緣實質上自對準閘極結構30之邊緣。舉例來說，n型輕掺雜汲極區40之n型掺質濃度介於約1011/cm3至1013/cm3之間。在形成n型輕掺雜汲極區40後，移除圖案化光阻42。
如第4圖所示，形成閘極間隔物43、源極區44、汲極區46、與n型井拾取區48，即形成MOSFET 100。閘極間隔物43之形成方法可為沉積介電層，再圖案化介電層以移除其水平部份並保留其垂直部份於閘極結構30之側壁上，即形成閘極間隔物43。源極區44與汲極區46之形成方法可包含形成圖案化光阻(未圖示)，再進行佈植以形成源極區44與汲極區46於基板20中。源極區44與汲極區46之掺質濃度可大於約1019/cm3，亦可介於約1019/cm3至約1021/cm3之間。汲極區46與閘極結構30之間隔有n型輕掺雜汲極區40。綜上所述，MOSFET 100可承受高汲極電壓。第4圖更包含n型井拾取區48於深n型井區24中，其形成方法亦為佈植。
第5A至5C圖為介電遮罩50(亦稱為阻抗保護氧化層RPO)的形成方法。如第5A圖所示，形成並圖案化介電遮罩50。介電遮罩50可包含氧化矽或其他介電材料，比如碳化矽、 氮化矽、高介電常數之介電材料、上述之組合、或上述之多層材料。介電遮罩50可包含或未包含位於閘極結構30之汲極側上的介電遮罩部份50A。介電遮罩部份50A可包含或未包含位於n型輕掺雜汲極區40上並與其對準之介電遮罩部份50A1，以避免矽化物形成於n型輕掺雜汲極區40上。介電遮罩部份50A1亦可延伸至閘極間隔物43之側壁上，也可能延伸至閘極結構30上。汲極區46的邊緣與其相鄰之淺溝槽隔離區22的邊緣之間具有界面52，而介電遮罩50亦可包含介電遮罩部份50A2於界面52上並與其對準。介電遮罩50中的開口54至少露出汲極區46之中心部份。
舉例來說，介電遮罩部份50A2與部份的汲極區46重疊，且兩者重疊的寬度W1大於約200nm。舉例來說，介電遮罩部份50A2進一步與淺溝槽隔離區22重疊，且兩者重疊的寬度W2大於約100nm。寬度W1與W2亦可小於約100nm。介電遮罩部份50A2亦覆蓋界面52產生的任何不平整(divot)，比如汲極區46及/或淺溝槽隔離區22於界面52中的凹陷。
在某些實施例中，源極側上的介電遮罩50包含介電遮罩部份50B(如50B1與50B2)。源極區44的邊緣與其相鄰之部份淺溝槽隔離區22之邊緣之間具有界面58，而介電遮罩部份50B覆蓋界面582的寬度為W1。同樣地，介電遮罩部份50B2覆蓋部份的源極區44與其相鄰之部份淺溝槽隔離區22，且覆蓋的寬度為W2。介電遮罩部份50B2亦覆蓋界面58產生的任何不平整(divot)，比如源極區44及/或淺溝槽隔離區22於界面58中的凹陷。介電遮罩部份50B可包含或未包含介電遮罩部份50B1，其 延伸至閘極結構30之上表面與閘極間隔物43之側壁上。在另一實施例中，介電遮罩50不含任何覆蓋界面58的部份。
第5B圖係對應第5A圖(剖視圖)的上視圖，而第5B圖中的切線5A-5A的剖視圖即第5A圖。如第5B圖所示，介電遮罩部份50A1幾乎覆蓋所有的n型輕掺雜汲極區40。介電遮罩部份50A1與50A2可彼此相接以形成連續區域。介電遮罩部份50A2可覆蓋部份或全部的界面52。舉例來說，某些實施例中的汲極區46之邊緣46A實質上平行於閘極結構30的縱向，而汲極區46之邊緣46B與46C實質上垂直於邊緣46A。邊緣46B與46C亦連接至n型輕掺雜汲極區40的邊緣。綜上所述，介電遮罩部份50A2包含三個片段，而每一片段各自覆蓋邊緣46A、46B、與46C。上述片段亦與相鄰的淺溝槽隔離區22形成界面52。介電遮罩部份50A可形成環狀物，其開口54將露出汲極區46的中心部份。環狀物靠近閘極結構30的那一側，將比環狀物遠離閘極結構30的其他側寬。
同樣地，若形成介電遮罩部份50B，其將包含平行於閘極結構30之縱向的部份，以覆蓋源極區44之邊緣44A。介電遮罩部份50B亦包含垂直於閘極結構30之縱向的部份，以覆蓋源極區44之邊緣44B與44C。第5C圖之上視圖與第5A及5B圖中的實施例類似，差別在於第5C圖不具有介電遮罩部份50B。然而第5C圖仍具有介電遮罩部份50A形成於MOSFET 100之汲極測上。
如第6A圖所示，形成閘極矽化區62、源極矽化區64、與汲極矽化區66。在某些實施例中，上述矽化區之形成方 法可包含自對準矽化製程。矽化製程包含毯覆性地沉積金屬層(未圖示)於第5A/5B圖或第5C圖所示之結構上，再進行回火使金屬層與其下方的矽層反應，以形成閘極矽化區62、源極矽化區64、與汲極矽化區66。金屬層可包含鎳、鈷、鈦、鉑、或類似物。之後移除未反應之金屬層。由於介電遮罩50的存在，汲極矽化區66將形成於介電遮罩部份50A之開口中，而不會延伸至汲極區46與淺溝槽隔離區22之間的界面52。同樣地，源極矽化區64係形成於介電遮罩部份50B之開口中，而不會延伸至源極區44與淺溝槽隔離區22之間的界面58。
第6B圖係對應第6A圖之結構的上視圖。如圖所示，閘極矽化區62、源極矽化區64、與汲極矽化區66自對準介電遮罩50中的開口。源極矽化區64與汲極矽化區66之邊緣，將分別對準介電遮罩部份50B與50A形成之介電遮罩環的內緣。
如第7圖所示，形成絕緣介電層68如接點蝕刻停止層(CESL)。絕緣介電層68覆蓋與接觸閘極矽化區62、源極矽化區64、汲極矽化區66、與介電遮罩50。絕緣介電層68可為介電材料如氧化矽、氮化矽、或上述之組合。另一方面，絕緣介電層68之材料與介電遮罩50之材料不同。如此一來，後續蝕刻絕緣介電層68與其上的層間介電層(ILD)70以形成接點開口72時，絕緣介電層68與介電遮罩50之間將具有較高的蝕刻選擇性。
在形成絕緣介電層68後，形成層間介電層70。接著形成接點開口72於層間介電層70與絕緣介電層68中，以露出閘極矽化區62、源極矽化區64、與汲極矽化區66。為形成接點 開口72，先蝕刻層間介電層70。此時絕緣介電層68作為蝕刻停止層。在蝕刻停止於絕緣介電層68後，再蝕刻開口露出的部份絕緣介電層68，直到露出閘極矽化區62、源極矽化區64、與汲極矽化區66。上述製程形成的接點開口72無法完全對準源極矽化區64與汲極矽化區66，而會露出部份介電遮罩50。綜上所述，當蝕刻絕緣介電層68時，介電遮罩50將作為蝕刻停止層。上述絕緣介電層68之蝕刻製程實質上不蝕刻介電遮罩50，或至少保留較下方的介電遮罩50。如此一來，介電遮罩部份50A可保護汲極區46與淺溝槽隔離區22之間的界面52。在介電遮罩50B形成於源極側上的實施例中，介電遮罩部份50B可保護源極區44與淺溝槽隔離區22之間的界面58。
如第8圖所示，形成接觸插塞74於接點開口72中。在某些實施例中，接觸插塞74包含鎢。形成接觸插塞之製程可包含將導電材料如鎢填入接點開口72中，再進行化學機械研磨法(CMP)移除層間介電層70上多餘的導電材料。最後保留的導電材料即接觸插塞74。
可以理解的是，雖然上述實施例為高電壓MOSFET，但介電遮罩覆蓋源極/汲極區與淺溝槽隔離區之間的界面此設計，亦可應用於其他元件如低電壓MOSFET。低電壓MOSFET可為邏輯MOSFET、記憶MOSFET、與類似物。在上述實施例中，係以p型MOSFET解釋本發明的概念。可以理解的是，上述實施例亦可應用於n型MOSFET，差別在於掺雜區與p型MOSFET之掺雜區的導電型態相反。
另一方面，實施例中的MOSFET可具有第1至8圖中 的結構以外之其他結構。舉例來說，第9圖中的MOSFET 200包含源極延伸區36與汲極延伸區37，其邊緣實質上對準閘極34之邊緣。在此實施例中，並未形成前述之n型井區26與p型井區28。舉例來說，MOSFET 200之汲極操作電壓約為5伏特。此實施例可省略形成於源極側上的介電遮罩部份50B。在某些實施例中，介電遮罩部份50A及/或50B的寬度W3可介於約0.1μm至約0.8μm之間。
介電遮罩50可避免源極/汲極接點的漏電流。舉例來說，若汲極區46與其鄰接之淺溝槽隔離區22之間的界面52具有不平整(divot)，介電遮罩50將填入不平整，進而避免接觸插塞74延伸至不平整中。如此一來，可減少因不平整所造成的漏電流。
本發明一實施例提供之元件，包括基板，閘極介電層位於基板上，與閘極位於閘極介電層上。汲極區與源極區位於閘極之相反兩側上。絕緣區位於基板中，其中絕緣區之邊緣接觸汲極區與源極區之邊緣。汲極區與其鄰接之部份絕緣區之間具有第一界面，且部份的介電遮罩位於第一界面上。汲極矽化區位於汲極區上，其中汲極矽化區的邊緣實質上對準部份的介電遮罩之邊緣。
本發明其他實施例提供之元件，包括基板，閘極介電層位於基板上，閘極位於閘極介電層上，與閘極間隔物位於閘極之側壁上。汲極區與源極區位於閘極之相反兩側上。絕緣區位於基板中，其中絕緣區之邊緣接觸汲極區之邊緣以形成第一界面、第二界面、與第三界面。第一界面平行於閘極之縱 向，且第二界面與第三界面垂直於第一界面並與其相接。介電遮罩包括第一部份、第二部份、與第三部份各自覆蓋第一界面、第二界面、與第三界面。介電遮罩可具有第四部份於閘極間隔物之側壁上。汲極矽化區位於矽化區上，其中介電遮罩包圍汲極矽化區。
在本發明又一實施例中，形成多個絕緣區於半導體基板中，形成閘極結構於半導體基板上，其中閘極結構包括閘極介電層與閘極，形成源極區與汲極區於閘極結構之相反兩側上。形成介電遮罩，其中部份的介電遮罩覆蓋汲極區與半導體基板之間的第一界面。介電遮罩之開口露出部份汲極區。形成汲極矽化區於露出之汲極區上。形成絕緣介電層於汲極矽化區與該介電遮罩上。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
W3‧‧‧寬度
200‧‧‧MOSFET
24‧‧‧深n型井區
32‧‧‧閘極介電層
34‧‧‧閘極
36‧‧‧p型源極延伸區
37‧‧‧汲極延伸區
44‧‧‧源極區
46‧‧‧汲極區
48‧‧‧n型井拾取區
50‧‧‧介電遮罩
50A、50B‧‧‧介電遮罩部份
62‧‧‧閘極矽化區
64‧‧‧源極矽化區
66‧‧‧汲極矽化區
68‧‧‧絕緣介電層
70‧‧‧層間介電層
74‧‧‧接觸插塞

Claims (10)

  1. 一種元件，包括：一基板；一閘極介電層位於該基板上；一閘極位於該閘極介電層上；一汲極區與一源極區位於該閘極之相反兩側上；一絕緣區位於該基板中，其中該絕緣區之邊緣接觸該汲極區與該源極區之邊緣；一介電遮罩包括一第一部份，該汲極區與其鄰接之部份該絕緣區之間具有一第一界面，且該介電遮罩之該第一部份位於該第一界面上；以及一汲極矽化區位於該汲極區上，其中該汲極矽化區的一邊緣實質上對準該介電遮罩之該第一部份的一邊緣。
  2. 如申請專利範圍第1項所述之元件，更包括：一絕緣介電層位於該汲極矽化區與該介電遮罩上；以及一接觸插塞位於該汲極矽化區上，其中該接觸插塞貫穿該絕緣介電層，其中該接觸插塞之下表面接觸該介電遮罩之上表面，其中該絕緣介電層與該介電遮罩之材料不同。
  3. 如申請專利範圍第1項所述之元件，更包括：一閘極間隔物位於該閘極之側壁上；以及一輕掺雜汲極區位於該閘極與該汲極區之間，其中該介電遮罩更包括一第二部份覆蓋該輕掺雜汲極區，且其中該介電遮罩之該第二部份延伸至該閘極間隔物之側壁上並延伸至該閘極結構上。
  4. 如申請專利範圍第1項所述之元件，其中該介電遮罩更包括一第二部份覆蓋該源極區與該絕緣區之間的界面，並露出該源極區之中心部份。
  5. 一種元件，包括：一基板；一閘極介電層位於該基板上；一閘極位於該閘極介電層上；一閘極間隔物位於該閘極之側壁上；一汲極區與一源極區位於該閘極之相反兩側上；絕緣區位於該基板中，其中該絕緣區之邊緣接觸該汲極區之邊緣以形成一第一界面、一第二界面、與一第三界面，該第一界面平行於該閘極之縱向，且該第二界面與該第三界面垂直於該第一界面並與其相接；一介電遮罩包括一第一部份、一第二部份、與一第三部份各自覆蓋該第一界面、該第二界面、與該第三界面；以及一汲極矽化區位於該矽化區上，其中該介電遮罩包圍該汲極矽化區。
  6. 如申請專利範圍第5項所述之元件，更包括一輕掺雜汲極區於該汲極區與該閘極之間，其中該介電遮罩覆蓋該輕掺雜汲極區。
  7. 一種元件的形成方法，包括：形成多個絕緣區於一半導體基板中；形成一閘極結構於該半導體基板上，其中該閘極結構包括一閘極介電層與一閘極； 形成一源極區與一汲極區於該閘極結構之相反兩側上；形成一介電遮罩，其中該介電遮罩之一第一部份覆蓋該汲極區與該半導體基板之間的一第一界面，且該介電遮罩之開口露出部份該汲極區；形成一汲極矽化區於露出之該汲極區上；以及形成一絕緣介電層於該汲極矽化區與該介電遮罩上。
  8. 如申請專利範圍第7項所述之元件的形成方法，更包括：形成一層間介電層於該絕緣介電層上；蝕刻該層間介電層以形成一開口於該層間介電層中，以露出部份該絕緣介電層；以一蝕刻劑蝕刻露出之部份該絕緣介電層，以形成一接點開口露出該汲極矽化區，其中該蝕刻劑實質上不蝕刻該介電遮罩；以及形成一接觸插塞於該接點開口中，以電性耦合至該汲輯矽化區，其中蝕刻該絕緣介電層之步驟後將露出部份該介電遮罩，且其中該接觸插塞之下表面接觸露出之部份該介電遮罩。
  9. 如申請專利範圍第7項所述之元件的形成方法，更包括形成一輕掺雜汲極區於該汲極區與該閘極之間，其中該介電遮罩覆蓋該輕掺雜汲極區，與該閘極間隔物或該閘極之側壁。
  10. 如申請專利範圍第7項所述之元件的形成方法，其中該介電遮罩更包括一第二部份覆蓋該源極區與該絕緣區之間的界面，且該介電遮罩之第二部份的開口露出該源極區之中心部份，以及 更包括形成一源極矽化區於該開口中與露出之該源極區上。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI662713B (zh) * 2017-10-05 2019-06-11 世界先進積體電路股份有限公司 半導體裝置以及其製造方法
US10680120B2 (en) 2018-04-05 2020-06-09 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
US10847652B2 (en) 2016-02-05 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9954067B2 (en) * 2015-02-26 2018-04-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9812451B2 (en) 2016-02-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd Field effect transistor contact with reduced contact resistance
US10431582B2 (en) * 2016-05-31 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. High speed semiconductor device
CN108666270A (zh) * 2017-03-29 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10535752B2 (en) 2018-05-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method and related apparatus for reducing gate-induced drain leakage in semiconductor devices
US11489058B2 (en) * 2018-07-27 2022-11-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated manufacturing method
US11133226B2 (en) 2018-10-22 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. FUSI gated device formation
US10957590B2 (en) 2018-11-16 2021-03-23 Applied Materials, Inc. Method for forming a layer
WO2020101861A1 (en) * 2018-11-16 2020-05-22 Applied Materials, Inc. Method for forming a layer
KR102362576B1 (ko) * 2020-04-02 2022-02-11 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100125A (en) * 1998-09-25 2000-08-08 Fairchild Semiconductor Corp. LDD structure for ESD protection and method of fabrication
US6319784B1 (en) * 1999-05-26 2001-11-20 Taiwan Semiconductor Manufacturing Company Using high temperature H2 anneal to recrystallize S/D and remove native oxide simultaneously
DE10056871B4 (de) * 2000-11-16 2007-07-12 Advanced Micro Devices, Inc., Sunnyvale Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
KR20040025948A (ko) * 2002-09-17 2004-03-27 아남반도체 주식회사 반도체 소자의 콘택 전극 형성 방법
KR100517555B1 (ko) * 2003-01-02 2005-09-28 삼성전자주식회사 살리사이드층을 포함하는 반도체 소자 및 그 제조방법
US6878639B1 (en) * 2003-09-19 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Borderless interconnection process
KR100617058B1 (ko) * 2004-12-30 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자 및 이의 제조방법
US7880217B2 (en) * 2005-07-30 2011-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Programmable non-volatile memory (PNVM) device
US20070063349A1 (en) * 2005-09-19 2007-03-22 Tsui-Lien Kao Interconnect structure and method of manufacturing the same
US7521741B2 (en) 2006-06-30 2009-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Shielding structures for preventing leakages in high voltage MOS devices
KR100752194B1 (ko) * 2006-09-08 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7732878B2 (en) * 2006-10-18 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with continuous contact etch stop layer
US8350327B2 (en) 2008-08-29 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with reduced leakage
US7888734B2 (en) 2008-12-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage MOS devices having gates extending into recesses of substrates
US7977743B2 (en) 2009-02-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Alternating-doping profile for source/drain of a FET
US8247262B2 (en) * 2009-05-04 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing contact resistance of CMOS image sensor
US8507996B2 (en) * 2009-09-22 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Block contact plugs for MOS devices
US8236640B2 (en) 2009-12-18 2012-08-07 Intel Corporation Method of fabricating a semiconductor device having gate finger elements extended over a plurality of isolation regions formed in the source and drain regions

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847652B2 (en) 2016-02-05 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method
TWI763644B (zh) * 2016-02-05 2022-05-11 台灣積體電路製造股份有限公司 半導體結構及相關之成形加工方法
TWI662713B (zh) * 2017-10-05 2019-06-11 世界先進積體電路股份有限公司 半導體裝置以及其製造方法
US10680120B2 (en) 2018-04-05 2020-06-09 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same

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