TWI662713B

TWI662713B - 半導體裝置以及其製造方法

Info

Publication number: TWI662713B
Application number: TW106134340A
Authority: TW
Inventors: 許靜宜; 劉士豪; 呂武羲; 魏雲洲; 廖志成
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-10-05
Filing date: 2017-10-05
Publication date: 2019-06-11
Also published as: TW201916382A

Abstract

本發明提供了一種半導體裝置，其包括基底、井區、第一與第二隔離區、介電層、導電層、第一摻雜區、絕緣層、第一接觸插塞、以及第二接觸插塞。井區形成於基底內。第一隔離區與第二隔離區形成於基底內。介電層形成於井區之上，且設置於第一隔離區與第二隔離區之間。導電層形成於介電層之上。第一摻雜區形成於井區內。絕緣層形成於介電層、第一隔離區、第二隔離區、以及第一摻雜區之上。第一接觸插塞形成於絕緣層內且與導電層電連接。第一接觸插塞設置於介電層與導電層之間的一重疊區域之上。第二接觸插塞形成於絕緣層內且與第一摻雜區電連接。

Description

半導體裝置以及其製造方法

本發明係關於半導體裝置，且特別是關於一種半導體裝置的製造方法，以形成電容器。

隨著積體電路尺寸縮小化的需求，元件尺寸需要相應的縮小，此外，元件在電路基底上的配置也需要做對應的調整。舉例來說，若能減小元件之間的距離，則可有效的縮小積體電路的尺寸。

本發明之一實施例提供一種半導體裝置，其包括基底、井區、第一隔離區、第二隔離區、介電層、導電層、第一摻雜區、絕緣層、第一接觸插塞、以及第二接觸插塞。井區形成於基底內。第一隔離區與第二隔離區形成於基底內。介電層形成於井區之上，且設置於第一隔離區與第二隔離區之間。導電層形成於介電層之上。第一摻雜區形成於井區內。絕緣層形成於介電層、第一隔離區、第二隔離區、以及第一摻雜區之上。第一接觸插塞形成於絕緣層內且與導電層電連接。第一接觸插塞設置於介電層與導電層之間的一重疊區域之上。第二接觸插塞形成於絕緣層內且與第一摻雜區電連接。

本發明之一實施例提供一種製造半導體裝置的方法，包括：提供基底；於基底內形成井區於基底內；於基底內形成第一隔離區與第二隔離區；於第一隔離區與第二隔離區之間的井區之上形成介電層；於介電層之上形成導電層；於井區內形成第一摻雜區；於介電層、第一隔離區、第二隔離區、以及第一摻雜區之上形成絕緣層；於絕緣層內且於介電層與該導電層之間的重疊區域之上形成第一接觸插塞，其中，第一接觸插塞與導電層電連接；以及於該絕緣層內形成第二接觸插塞，其中，第二接觸插塞與第一摻雜區電連接。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

1‧‧‧半導體裝置

10‧‧‧半導體基底

11‧‧‧井區

12、13‧‧‧隔離區

14‧‧‧介電層

15‧‧‧導電層

16‧‧‧摻雜區

17‧‧‧絕緣層

18、19‧‧‧接觸插塞

20、21‧‧‧金屬層

22‧‧‧多晶矽層

23、24‧‧‧穿孔

60‧‧‧摻雜區

61‧‧‧接觸插塞

62‧‧‧金屬層

110、111‧‧‧區域

A10‧‧‧電容有效區

W14、W15、WA10‧‧‧寬度

第1圖表示根據本發明之一實施例之半導體裝置。

第2圖表示根據本發明之一實施例之半導體裝置。

第3圖表示根據本發明之另一實施例之半導體裝置。

第4A-4G圖表示根據本發明之一實施例之功率半導體裝置之製造方法。

第5A-5C圖表示根據本發明之一些實施例之半導體裝置。

第6A-6C圖表示根據本發明之一些實施例之半導體裝置。

第7A-7C圖表示根據本發明之另一些實施例之半導體裝置。

於下文中將參照相關圖式以解說本發明之數個實施例之範例。

第1圖係表示根據本發明一實施例的半導體裝置的截面圖。參閱第1圖，半導體裝置1包括基底10。井區11形成於基底10內。在此實施例中，井區11的導電類型為P型。在其他的實施例中，井區11的導電類型可以為N型。隔離區12與13形成於基底內10。隔離區12與13可透過淺溝渠隔離(shallow trench isolation，STI)的方式來形成。在第1圖的截面圖上，隔離區12與13為彼此分離的兩隔離區。然而，在其他實施例中，從半導體裝置1的上視圖來看，隔離區12與13可以是一隔離區的不同部分。井區11根據隔離區12與13在截面圖上的位置可分為區域110與111。區域110是指井區11中位於隔離區12右側且於隔離區13左側的區域，也就是隔離區12與13之間的區域。區域111是指井區11中位於隔離區13右側的區域。

介電層14形成於井區11之上。在此實施例中，介電層14形成井區11在隔離區13與14之間的一部份之上，也就是，在於井區11的區域110之上。此外，介電層14的寬度W14等於區域110的上表面的寬度，也就是介電層14佈滿區域110的上表面。導電層15形成於介電層14之上。導電層15與介電層14之間的重疊區域則定義為電容有效區A10。參閱第1圖，導電層15的寬度W15小於介電層14的寬度W14，使得導電層15僅與介電層14的一部份重疊。在此情況下，重疊區域則取決於導電層15，因此，電容有效區A10的寬度WA10等於導電層15的寬度W15。在其他實施例中，參閱第2圖，導電層15的寬度W15等於介電層14的寬度W14，使得導電層15與介電層14的完全重疊。因此，電容有效區A10的寬度WA10等於導電層15的寬度W15也等於介電層14的寬度W14。在另一些實施例中，參閱第3圖，導電層15的寬度W15大於介電層14的寬度W14，使得導電層15一部分與介電層14的重疊。因此，重疊區域則取決於介電層14，因此，電容有效區A10的寬度WA10等於導電層14的寬度W14。

摻雜區16形成在井區10內。摻雜區16具有與井區11相同的導電類型。在此實施例中，摻雜區16的導電類型為P型。參閱第1圖，摻雜區16形成在井區10的區域111內。絕緣層17形成於摻雜區16、導電層15、介電層14、以及隔離區12與13之上，詳細來說，絕緣層17接觸摻雜區16、導電層15、介電層14、以及隔離區12與13的上表面。在其他實施例中，如第2與第3圖所示，由於導電層15的寬度W15於或大於介電層14的寬度W14，因此絕緣層17則係形成於摻雜區16、導電層15、以及隔離區12與13之上。與第1圖的實施例比較起來，第2與第3圖的實施例中的絕緣層17未與介電層14的上表面接觸。

接觸插塞18形成於絕緣層17之內。參閱第1圖，接觸插塞18設置在導電層15與介電層14之間的重疊區域(也就是電容有效區A10)之上且與導電層15電連接，在此實施例中，接觸插塞18的整體是直接設置在導電層15與介電層14之間的重疊區域(電容有效區A10)之上。金屬層20形成於絕緣層17的一部分之上且覆蓋接觸插塞18，使得導電層15可透過接觸插塞18與金屬層20電連接基底10上的其他裝置。在絕緣層17另外形成接觸插塞19。參閱第1圖，接觸插塞19則設置在摻雜區16之上且與摻雜區16電連接。金屬層21形成於絕緣層17的一部分之上且覆蓋接觸插塞19，使得摻雜區16可透過接觸插塞19與金屬層21電連接基底10上的其他裝置。

根據上述可知，介電層14、導電層15、以及摻雜區16形成了一電容結構。如此一來，半導體裝置1則為電容器裝置。金屬層20作為電容器裝置的上電極，而金屬層21作為電容器裝置的下電極。此外，由於接觸插塞18設置在導電層15與介電層14之間的重疊區域之上，導電層15在絕緣層17內由重疊區域開始向一或兩側延伸的範圍可因此而減小，藉此減小半導體裝置1的尺寸。如此一來，在同一基底10上可配置更多的半導體元件或裝置。

下文中將藉由對應圖式以解說上述半導體裝置1之製造方法。參閱第4A圖，形成基底10。半導體基底10可為矽基底、矽鍺基底、或其他適當之半導體基底。具有P型導電類型的井區11形成基底10內。隔離區12與13形成於基底10內。隔離區12與13可透過淺溝渠隔離(STI)的方式來形成。隔離區12與13提供了在電容有效區A10(顯示於第1圖)周圍的隔離屏障。經由平坦化程序(例如，化學機械平坦化(chemical-mechanical planarization，CMP)程序)後，井區11具有一平坦表面。井區11根據隔離區12與13在截面圖上的位置可分為區域110與111。區域110是指井區11中位於隔離區12右側且於隔離區13左側的區域，也就是隔離區12與13之間的區域。區域111是指井區11中位於隔離區13右側的區域。

參閱第4B圖，介電層14形成於井區11的平坦表面。介電層14可藉由在隔離區13與14之間的井區11的平坦表面上生長二氧化矽、氮化矽、高介電常數材料、或前述任兩者組合的薄膜而形成。也就是說，介電層14是形成於井區11在隔離區12與13之間的一部份之上，也就是在井區11的區域110之上。在第4B圖實施例中，介電層14的寬度W14等於區域110的上表面的寬度。導電層15形成於介電層14之上。一多晶矽層22形成於井區11的平坦面以及介電層14的表面上，且對多晶矽層22執行一圖案化程序。如第4C圖所示，多晶矽層22經過圖案化程序後形成導電層15。在一實施例中，於導電層15之內，一金屬矽化物(silicide)形成多晶矽層之上方。導電層15與介電層14之間的重疊區域則定義為電容有效區A10。參閱第4C圖，導電層15的寬度W15小於介電層14的寬度W14，使得導電層15僅與介電層14的一部份重疊。因此，上述重疊區域所定義的電容有效區A10的寬度WA10等於導電層15的寬度W15。

參閱第4D圖，摻雜區16形成在井區10的區域111內。摻雜區16具有與井區11相同的導電類型，即具有P型的導電類型。絕緣層17形成於摻雜區16、導電層15、介電層14、以及隔離區12與13之上，詳細來說，絕緣層17接觸摻雜區16、導電層15、介電層14、以及隔離區12與13之上表面。絕緣層17可藉由沉積氧化物、氮化物及或氮氧化物於基底10上所形成。經由平坦化程序(例如，CMP程序)後，絕緣層17具有一平坦表面。

參閱第4E圖，藉由從絕緣層17的平坦表面上對應電容有效區A10的位置向下蝕刻絕緣層17以形成穿孔23。根據穿孔23的高度，穿孔23可停止於導電層15的上表面，或是可進入導電層15的一部分。在此實施例中，穿孔23的整體是直接形成在電容有效區A10之上。此外，藉由從絕緣層17的平坦表面上對應摻雜區16的位置向下蝕刻絕緣層17以形成穿孔24。根據穿孔24的高度，穿孔24可停止於摻雜區16的上表面，或是可進入摻雜區16的一部分。如第4F所示，藉由於穿孔23與24中沉積金屬以分別形成接觸插塞18與19。根據穿孔23的位置與高度，接觸插塞18形成於電容有效區A10之上的絕緣層17的一部分內，且與導電層15電連接。根據穿孔24的位置與高度，接觸插塞19形成於摻雜區16之上的絕緣層17的一部分內，且與摻雜區16電連接。參閱的4G圖，在接觸插塞18形成後，金屬層20形成於絕緣層17的一部分之上。金屬層20覆蓋接觸插塞18且與接觸插塞18電連接，因此導電層15與金屬層20電連接。在接觸插塞19形成後，金屬層21形成於絕緣層17之另一部分之上。金屬層21覆蓋接觸插塞19且與接觸插塞19電連接，因此摻雜區16與金屬層21電連接。

根據上述可知，介電層14、導電層15、以及摻雜區16形成了一電容結構。金屬層20作為電容器裝置的上電極，而金屬層21作為電容器裝置的下電極。金屬層20與21可電連接基底10上的其他裝置。由於接觸插塞18設置在導電層15與介電層14之間的重疊區域之上，導電層15在絕緣層17內由重疊區域開始向一或兩側延伸的範圍可因此而減小，藉此減小半導體裝置1的尺寸。如此一來，在同一基底10上可配置更多的半導體元件或裝置。

第4A-4G圖所示的製造方法的步驟順序僅為一示範例，並非用來限制本案。部分的步驟可提前或延後執行。舉例來說，可先形成摻雜區16(第4D圖)，再形成導電層15(第4B-4C圖)。

第2圖中的半導體裝置也可透過相似第4A-4G圖所示的製造方法來形成。唯有在形成導電層15與絕緣層17的步驟有些微不同，將於下文中說明，其餘相同部分請參閱上文，在此省略說明。參閱的2圖，導電層15的寬度W15等於介電層14的寬度W14。因此，在第4B與4C圖中的多晶矽層23的圖案化程序中，導電層15被圖案化為其寬度W15等於介電層14的寬度W14。在導電層15的寬度W15等於介電層14的寬度W14的情況下，絕緣層17形成於摻雜區16、導電層15、以及隔離區12與13之上，詳細來說，絕緣層17接觸摻雜區16、導電層15、以及隔離區12與13之上表面。

第3圖中的半導體裝置也可透過相似第4A-4G圖所示的製造方法來形成。唯有在形成導電層15與絕緣層17的步驟有些微不同，將於下文中說明，其餘相同部分請參閱上文，在此省略說明。參閱的3圖，導電層15的寬度W15大於介電層14的寬度W14。因此，在第4B與4C圖中的多晶矽層23的圖案化程序中，導電層15被圖案化為其寬度W15大於介電層14的寬度W14。在導電層15的寬度W15大於介電層14的寬度W14的情況下，絕緣層17形成於摻雜區16、導電層15、以及隔離區12與13之上，詳細來說，絕緣層17接觸摻雜區16、導電層15、以及隔離區12與13之上表面。

在第1圖的實施例中，介電層14的寬度W14等於區域110的上表面的寬度。在一些實施例中，於第4B圖的步驟中形成的介電層14，其寬度W14可小於區域110的上表面的寬度，如第5A圖所示。參閱第5A圖，摻雜區16可在第4D圖的步驟中形成於井區11的區域110內，且介電層14與摻雜區16未重疊。同樣的，在導電層15的寬度W15等於或大於介電層14的寬度W14的實施例中，於第4B圖的步驟中形成的介電層14，其寬度W14可小於區域110的上表面的寬度，如第5B與5C圖所示。參閱第5B與5C圖，摻雜區16可在第4D圖的步驟中形成於井區11的區域110內，且介電層14與摻雜區16未重疊。

在介電層14的寬度W14小於區域110的上表面的寬度的各種實施例中，可在步驟4D圖的步驟中，除了在區域110內形成摻雜區16以外，更在區域110內形成另一摻雜區60，如第6A-6C圖所示。在第6A-6C圖中，摻雜區16接近於隔離區13，而摻雜區60接近於隔離區12。介電層14與摻雜區60未重疊。摻雜區60具有與井區11相同的導電類型。在此實施例中，摻雜區60的導電類型為P型。根據第6A-6C圖的實施例，於第4E圖的步驟中，形成對應摻雜區60的另一穿孔，且根據此穿孔的高度，此穿孔可停止於摻雜區60的上表面，或是可進入摻雜區60的一部分。藉由於此穿孔中沉積金屬以形成接觸插塞61。此外，於第4G圖的步驟中，在接觸插塞61形成後，金屬層62形成於絕緣層17的一部分之上。金屬層62覆蓋接觸插塞61且與接觸插塞61電連接，因此摻雜區60與金屬層62電連接，使得摻雜區60可透過接觸插塞61與金屬層62電連接基底10上的其他裝置。

在上述的實施例中，在此實施例中，接觸插塞18的整體是直接設置在導電層15與介電層14之間的重疊區域(電容有效區A10)之上。在導電層15的寬度W15大於介電層14的寬度W14的實施例中，僅有接觸插塞18的一部份是直接設置在導電層15與介電層14之間的重疊區域(電容有效區A10)之上，如第7A至7C圖所示。

在上述的實施例中，雖然半導體裝置1的基底10的半導體類型為P型，於部分實施例中基底10的半導體類型可為N型。具有N型基底的半導體裝置之結構可相同於前述的半導體裝置的結構。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體裝置，包括：一基底；一井區，形成於該基底內；一第一隔離區與一第二隔離區，形成於該基底的該井區內，其中，該第一隔離區具有一上表面；一介電層，形成於該井區之上，且設置於該第一隔離區與該第二隔離區之間，其中，該介電層具有一第一側壁，且該第一隔離區的該上表面的一邊界對齊該介電層的該第一側壁；一導電層，疊在該介電層之上；一第一摻雜區，形成於該第一隔離區與該第二隔離區之間的該井區內，使該第一摻雜區與該井區之間具有一界面；一絕緣層，形成於該介電層、該第一隔離區、該第二隔離區、以及該第一摻雜區之上；一第一接觸插塞，形成於該絕緣層內，且與該導電層電連接，其中，該第一接觸插塞設置於該介電層與該導電層的一重疊區域之上；以及一第二接觸插塞，形成於該絕緣層內，且與該第一摻雜區電連接；其中，該井區與該第一摻雜區具有相同的導電類型。
如申請專利範圍第1項所述之半導體裝置，其中，該井區根據該第一隔離區而分為一第一區域以及一第二區域；以及其中，該介電層形成於該井區的該第一區域之上，且該第一摻雜區形成於該井區的該第一區域內。
如申請專利範圍第1項所述之半導體裝置，其中，該導電層的寬度小於該介電層的寬度。
如申請專利範圍第1項所述之半導體裝置，其中，該第一接觸插塞的一部分直接設置於該介電層與該導電層的該重疊區域之上。
如申請專利範圍第4項所述之半導體裝置，其中，該導電層的寬度大於該介電層的寬度。
如申請專利範圍第1項所述之半導體裝置，其中，該第一接觸插塞的整體直接設置於該介電層與該導電層的該重疊區域之上。
如申請專利範圍第1項所述之半導體裝置，其中，該介電層具有相對於該第一側壁的一第二側壁，且該第二側壁與該第一摻雜區之一邊緣橫向隔開一距離。
如申請專利範圍第1項所述之半導體裝置，其中，該介電層具有相對於該第一側壁的一第二側壁，且該第二側壁對齊該第一摻雜區之一邊緣。
如申請專利範圍第1項所述之半導體裝置，其中，該絕緣層直接接觸該井區。
一種製造半導體裝置的方法，包括：提供一基底；於該基底內形成一井區於該基底內；於該基底的該井區內形成一第一隔離區與一第二隔離區，其中，該第一隔離區具有一上表面；於該第一隔離區與該第二隔離區之間的該井區之上形成一介電層，其中，該介電層具有一第一側壁，且該第一隔離區的該上表面的一邊界對齊該介電層的該第一側壁；形成一導電層，其中，該導電層疊於該介電層之上；於該第一隔離區與該第二隔離區之間的該井區內形成一第一摻雜區，使該第一摻雜區與該井區之間具有一界面；於該介電層、該第一隔離區、該第二隔離區、以及該第一摻雜區之上形成一絕緣層；於該絕緣層內且於該介電層與該導電層的一重疊區域之上形成一第一接觸插塞，其中，該第一接觸插塞與該導電層電連接；以及於該絕緣層內形成一第二接觸插塞，其中，該第二接觸插塞與該第一摻雜區電連接；其中，該井區與該第一摻雜區具有相同的導電類型。
如申請專利範圍第10項所述之製造半導體裝置的方法，其中，該井區根據該第一隔離區而分為一第一區域以及一第二區域；以及其中，該介電層形成於該井區的該第一區域之上，且該第一摻雜區形成於該井區的該第一區域內。
如申請專利範圍第10項所述之製造半導體裝置的方法，其中，該導電層的寬度小於該介電層的寬度。
如申請專利範圍第10項所述之製造半導體裝置的方法，其中，該第一接觸插塞的一部分直接設置於該介電層與該導電層的該重疊區域之上。
如申請專利範圍第13項所述之製造半導體裝置的方法，其中，該導電層的寬度大於該介電層的寬度。
如申請專利範圍第10項所述之製造半導體裝置的方法，其中，該第一接觸插塞的整體直接設置於該介電層與該導電層的該重疊區域之上。
如申請專利範圍第10項所述之製造半導體裝置的方法，其中，該介電層具有相對於該第一側壁的一第二側壁，且該第二側壁與該第一摻雜區之一邊緣橫向隔開一距離。
如申請專利範圍第10項所述之製造半導體裝置的方法，其中，該介電層具有相對於該第一側壁的一第二側壁，且該第二側壁對齊該第一摻雜區之一邊緣。
如申請專利範圍第10項所述之製造半導體裝置的方法，其中，該絕緣層直接接觸該井區。