TWI675453B - 記憶體元件及其製造方法 - Google Patents

Abstract

本發明實施例提供一種記憶體元件及其製造方法。記憶體元件包括基底、第一與第二電晶體、隔離結構、虛設結構以及電容結構。基底具有彼此相鄰的第一與第二主動區。第一與第二主動區的導電型彼此互補。第一與第二電晶體分別形成於第一與第二主動區的範圍內。隔離結構設置於基底中，且具有位於第一與第二主動區之間的第一部分。虛設結構設置於隔離結構上，且具有凹陷。虛設結構的主體環繞凹陷。電容結構設置於基底上並交疊於第一主動區、隔離結構的第一部分以及第二主動區，且延伸至虛設結構的凹陷內。

Description

記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。

目前發展出一種記憶體裝置，其中每一記憶胞元具有彼此耦接的電晶體與電容結構。在此種記憶體裝置中，使用電容結構作為儲存組件。如何提高電容結構的電容耦合率（capacitive coupling ratio）變成為本領域發展的重要課題之一。

本發明實施例提供一種記憶體元件及其製造方法，可提高電容結構的電容耦合率。

本發明實施例的記憶體元件包括基底、第一電晶體與第二電晶體、隔離結構、虛設結構以及電容結構。基底具有彼此相鄰的第一主動區與第二主動區。第一主動區具有第一導電型，且第二主動區具有與第一導電型互補的第二導電型。第一電晶體與第二電晶體分別形成於第一主動區的範圍內以及第二主動區的範圍內。隔離結構設置於基底中。隔離結構的第一部分位於第一主動區與第二主動區之間。虛設結構設置於隔離結構上，且具有凹陷。虛設結構的主體環繞凹陷。電容結構設置於基底上。電容結構交疊於第一主動區、隔離結構的第一部分以及第二主動區，且電容結構延伸至虛設結構的凹陷內。

在一些實施例中，電容結構包括第一電極層、第二電極層以及位於第一電極層與第二電極層之間的介電層。

在一些實施例中，第一電極層的最頂面低於第二電極層的最頂面。

在一些實施例中，介電層的一部分覆蓋第一電極層的最頂面，且介電層的最頂面與第二電極層的最頂面實質上共面。

在一些實施例中，隔離結構更具有第二部分。隔離結構的第二部分環繞第一主動區、第二主動區以及隔離結構的第一部分。

在一些實施例中，電容結構交疊於隔離結構的第一部分與第二部分。

在一些實施例中，虛設結構並未延伸至隔離結構的第二部分上。

在一些實施例中，虛設結構橫跨於隔離結構的第一部分與第二部分上。

在一些實施例中，虛設結構的一部分並未交疊於電容結構。

本發明實施例的記憶體元件的製造方法包括：提供基底，其中基底具有彼此相鄰的第一主動區與第二主動區，第一主動區具有第一導電型，第二主動區具有與第一導電型互補的第二導電型；在基底中形成隔離結構，其中隔離結構的一部分位於第一主動區與第二主動區之間；在基底中與基底上形成第一電晶體與第二電晶體，其中第一電晶體在第一主動區的範圍內，且第二電晶體在第二主動區的範圍內；在隔離結構上形成虛設結構，其中虛設結構具有凹陷，且虛設結構的主體環繞凹陷；以及在基底上形成電容結構，其中電容結構交疊於第一主動區、隔離結構的所述部分以及第二主動區，且電容結構延伸至虛設結構的凹陷內。

在一些實施例中，形成虛設結構的方法包括：在隔離結構上形成虛設閘極結構，其中虛設閘極結構包括虛設閘介電層、虛設閘電極以及虛設間隙壁，虛設閘電極與虛設間隙壁位於虛設閘介電層上，且虛設間隙壁位於虛設閘電極的側壁上；以及移除虛設閘極結構的虛設閘電極，以暴露虛設間隙壁的內壁以及虛設閘介電層的一部分的頂面，其中留下的虛設間隙壁與虛設閘介電層為虛設結構，虛設間隙壁的內壁定義虛設結構的凹陷的側壁，且虛設閘介電層的頂面定義凹陷的底面。

在一些實施例中，形成所述電容結構的方法包括：在基底上形成層間介電層；移除層間介電層的一部分，以在層間介電層中形成定義出電容結構的位置的開口；在層間介電層上以及開口內依序形成第一電極層與平坦層；移除平坦層與第一電極層的位於層間介電層上方的部分；對平坦層與第一電極層進行回蝕刻，以使平坦層的最頂面與第一電極層的最頂面低於層間介電層的頂面；移除平坦層；在層間介電層上以及開口內依序形成介電層與第二電極層；以及移除介電層與第二電極層的位於層間介電層上方的部分。

基於上述，本發明實施例的記憶體元件包括設置於相鄰電晶體之間的隔離結構上的虛設結構，且包括形成於虛設結構上的電容結構。虛設結構具有凹陷，且電容結構延伸至虛設結構的凹陷中。如此一來，可大幅增加電容結構的表面積，故可提高電容結構的電容耦合率。在一些實施例中，電容結構的下電極的最頂面可低於上電極的頂面，且夾置於上下電極之間的介電層覆蓋下電極的最頂面。因此，可確保電容結構的上下電極不會彼此接觸，因而提高半導體元件的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明一些實施例的記憶體元件的製造方法的流程圖。圖2A至圖2M是圖1所示的記憶體元件的製造方法中各階段的結構的剖視示意圖（或剖視示意圖與上視示意圖），其中上視示意圖繪示於虛線所圍的區域內。

請參照圖1與圖2A，進行步驟S100，以提供基底100。在一些實施例中，基底100可為半導體基底或半導體上覆絕緣體（semiconductor on insulator；SOI）基底。半導體基底與SOI基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiC、SiGeC等。化合物半導體可包括III-V族半導體材料或II-VI族半導體材料。在一些實施例中，基底100可經摻雜為第一導電型或與第一導電型互補的第二導電型。舉例而言，第一導電型可為N型，而第二導電型則可為P型。

在一些實施例中，進行步驟S102，在基底100中形成第一主動區102與第二主動區104。第一主動區102與第二主動區104可為井區，且可藉由例如是離子植入的方法形成第一主動區102與第二主動區104。第一主動區102具有第一導電型（例如是N型），而第二主動區104具有第二導電型（例如是P型）。如圖2A的剖視示意圖所示，第一主動區102與第二主動區104由基底100的表面往基底100的內部延伸。在一些實施例中，第一主動區102的深度D ₁₀₂可實質上等於第二主動區104的深度D ₁₀₄。在其他實施例中，第一主動區102的深度D ₁₀₂也可大於或小於第二主動區104的深度D ₁₀₄。另一方面，第一主動區102與第二主動區104在水平方向上彼此相鄰。在一些實施例中，第一主動區102與第二主動區104在水平方向上彼此接觸。

在一些實施例中，於形成第一主動區102與第二主動區104之前，可在基底100中形成深井區DW。深井區DW位於第一主動區102與第二主動區104下方。在一些實施例中，深井區DW的頂面可接觸於第一主動區102的底面及/或第二主動區104的底面。此外，可藉由例如是離子植入的方法形成深井區DW。深井區DW可經摻雜以具有第一導電型（例如是N型）或第二導電型（例如是P型）。

請參照圖1與圖2B，進行步驟S104，在基底100中形成隔離結構106。隔離結構106由基底100的表面往下延伸至基底100的內部。在一些實施例中，隔離結構106為淺溝渠隔離結構（shallow trench isolation，STI）。在此些實施例中，隔離結構106的底部可高於第一主動區102與第二主動區104的底部。換言之，隔離結構106的深度D ₁₀₆可小於第一主動區102的深度D ₁₀₂與第二主動區104的深度D ₁₀₄。如圖2B的剖視示意圖所示，隔離結構106的第一部分106a橫跨第一主動區102與第二主動區104之間的介面，而延伸至第一主動區102與第二主動區104中。由圖2B的上視示意圖來看，隔離結構106的第一部分106a位於第一主動區102與第二主動區104之間。此外，隔離結構106更具有第二部分106b。隔離結構106的第二部分106b實質上環繞第一主動區102、第二主動區104以及隔離結構106的第一部分106a，且連接於第一部分106a的相對兩側。在一些實施例中，形成隔離結構106的方法包括在基底100的表面形成凹陷，且藉由例如是化學氣相沈積製程的方法將絕緣材料填入此凹陷中，而形成隔離結構106。舉例而言，隔離結構106的材料可包括氧化矽、氮化矽、其類似者或其組合。

在替代實施例中，隔離結構106也可為深溝渠隔離結構（deep trench isolation，DTI）。在此些實施例中，隔離結構106的底面可低於第一主動區102與第二主動區104的底面。此外，在一些實施例中，隔離結構106更可穿過深井區DW。

請參照圖1與圖2C，進行步驟S106，以在基底100中與基底100上形成第一電晶體T1與第二電晶體T2。第一電晶體T1位於第一主動區102的範圍內，而第二電晶體T2位於第二主動區104的範圍內。形成第一電晶體T1的方法可包括在第一主動區102上形成第一閘極結構108，且在第一主動區102內形成一對第一摻雜區110。第一閘極結構108位於一對第一摻雜區110之間。第一閘極結構108、一對第一摻雜區110以及第一主動區102的位於一對第一摻雜區110之間的部分可構成第一電晶體T1。第一閘極結構108可包括第一閘介電層GD1、第一閘電極GE1與第一間隙壁SP1。第一間隙壁SP1形成於第一閘電極GE1的側壁上。在一些實施例中，第一間隙壁SP1包括依序形成於第一閘電極GE1的側壁上的間隙壁SP1a、間隙壁SP1b以及間隙壁SP1c。另外，第一閘介電層GD1位於第一閘電極GE1與基底100之間。在一些實施例中，第一閘介電層GD1更延伸至第一間隙壁SP1與基底100之間。另一方面，在一些實施例中，一對第一摻雜區110可由第一閘極結構108的相對兩側延伸至第一閘極結構108下方。舉例而言，第一摻雜區110可延伸至第一間隙壁SP1的下方。在一些實施例中，如圖2C的上視示意圖所示，第一摻雜區110的上視圖形可實質上為矩形、圓形或橢圓形。此外，可藉由離子植入製程形成一對第一摻雜區110。在一些實施例中，第一主動區102具有第一導電型（例如是N型），而第一摻雜區110具有第二導電型（例如是P型）。如此一來，所形成的第一電晶體T1可為第二導電型（例如是P型）。

相似地，形成第二電晶體T2的方法可包括在第二主動區104上形成第二閘極結構112，且在第二主動區104內形成一對第二摻雜區114。第二閘極結構112位於一對第二摻雜區114之間。第二閘極結構112、一對第二摻雜區114以及第二主動區104的位於一對第二摻雜區114之間的部分可構成第二電晶體T2。第二閘極結構112可包括第二閘介電層GD2、第二閘電極GE2以及第二間隙壁SP2。第二間隙壁SP2形成於第二閘電極GE2的側壁上。在一些實施例中，第二間隙壁SP2包括依序形成於第二閘電極GE2的側壁上的間隙壁SP2a、間隙壁SP2b以及間隙壁SP2c。另外，第二閘介電層GD2位於第二閘電極GE2與基底100之間。在一些實施例中，第二閘介電層GD2更延伸至第二間隙壁SP2與基底100之間。另一方面，在一些實施例中，一對第二摻雜區114可由第二閘極結構112的相對兩側延伸至第二閘極結構112下方。舉例而言，第二摻雜區114可延伸至第二間隙壁SP2的下方。在一些實施例中，如圖2C的上視示意圖所示，第二摻雜區114的上視圖形可實質上為矩形、圓形或橢圓形。此外，可藉由離子植入製程形成一對第二摻雜區114。在一些實施例中，第二主動區104具有第二導電型（例如是P型），而第二摻雜區114具有第一導電型（例如是N型）。如此一來，所形成的第二電晶體T2可為第一導電型（例如是N型）。

在一些實施例中，如圖2B與圖2C的上視示意圖所示，第一主動區102的上視圖形與第二主動區104的上視圖形可沿第一方向DR1延伸，而第一閘極結構108的上視圖形與第二閘極結構112的上視圖形可沿平行於基底100的表面的第二方向DR2延伸。如此一來，位於第一閘極結構108的側壁上的第一間隙壁SP1以及位於第二閘極結構112的側壁上的第二間隙壁SP2亦可沿第二方向DR2延伸。第一方向DR1與第二方向DR2彼此交錯。舉例而言，第一方向DR1可實質上垂直於第二方向DR2。

在一些實施例中，第一閘電極GE1與第二閘電極GE2可由相同的材料構成，例如是多晶矽。在另一些實施例中，第一閘電極GE1的材料也可相異於第二閘電極GE2的材料。此外，第一閘介電層GD1的材料與第二閘介電層GD2的材料可分別包括氧化矽、氮化矽、高介電常數材料（例如是介電常數大於4的介電材料）、其類似者或其組合。在一些實施例中，間隙壁SP1a、間隙壁SP1c、間隙壁SP2a以及間隙壁SP2c的材料相對於間隙壁SP1b與間隙壁SP2b的材料而具有適當的蝕刻選擇比。舉例而言，間隙壁SP1a、間隙壁SP1c、間隙壁SP2a以及間隙壁SP2c的材料可為氧化矽，而間隙壁SP1b及間隙壁SP2b可為氮化矽。然而，所屬領域中具有通常知識者可依據製程需求調整第一間隙壁與第二間隙壁的材料以及數量，本發明實施例並不以此為限。

在一些實施例中，更可分別在第一主動區102與第二主動區104內形成一對第一輕摻雜區116與一對第二輕摻雜區118。一對第一輕摻雜區116分別連接於一對第一摻雜區110，且分別位於第一閘電極GE1與一對第一摻雜區110的一者之間。相似地，一對第二輕摻雜區118分別連接於一對第二摻雜區114，且分別位於第二閘電極GE2與一對第二摻雜區114的一者之間。在一些實施例中，可藉由離子植入製程形成第一輕摻雜區116與第二輕摻雜區118。第一輕摻雜區116與第一摻雜區110具有相同的導電型（例如是第二導電型），而第一輕摻雜區116的摻雜濃度低於第一摻雜區110的摻雜濃度。此外，第二輕摻雜區118與第二摻雜區114具有相同的導電型（例如是第一導電型），而第二輕摻雜區118的摻雜濃度低於第二摻雜區114的摻雜濃度。在一些實施例中，第一輕摻雜區116的深度小於第一摻雜區110的深度，而第二輕摻雜區118的深度小於第二摻雜區114的深度。

在一些實施例中，在形成第一摻雜區110與第二摻雜區114之後，可分別在第一摻雜區110與第二摻雜區114中形成第一接觸區120與第二接觸區122。在一些實施例中，第一接觸區120的材料與第二接觸區122的材料分別為金屬矽化物，例如是鈷-矽化物（Co-silicide）、鎳-矽化物（Ni-silicide）、鈦-矽化物（Ti-silicide）、鉑-矽化物（Pt-silicide）、其類似者或其組合。在此些實施例中，可在基底100上形成遮罩圖案（未繪示）。此遮罩圖案具有定義出第一接觸區120與第二接觸區122的位置的開口。隨後，可藉由物理氣相沈積製程或鍍覆製程而在此些開口中填入金屬材料，且進行熱處理。在熱處理期間，金屬元素可擴散至第一摻雜區110與第二摻雜區114中，而經反應形成金屬矽化物。如此一來，可形成第一接觸區120與第二接觸區122。接著，可移除此遮罩圖案與殘留的金屬材料。

請繼續參照圖2C，進行步驟S108，以在隔離結構106上形成虛設閘極結構124。在一些實施例中，虛設閘極結構124相似於第一閘極結構108與第二閘極結構112，惟三者的位置以及上視圖案不同。以下僅描述三者之間的差異，相同或相似處則不再贅述。在一些實施例中，如圖2C的上視示意圖所示，虛設閘極結構124設置於隔離結構106的第一部分106a上。虛設閘極結構124可包括虛設閘介電層GD3、虛設閘電極GE3以及虛設間隙壁SP3。虛設閘介電層GD3形成於隔離結構106的第一部分106a上。虛設閘電極GE3與虛設間隙壁SP3形成於虛設閘介電層GD3上，且虛設間隙壁SP3位於虛設閘電極GE3的側壁上。在一些實施例中，虛設間隙壁SP3環繞虛設閘電極GE3。基於第一閘極結構108、第二閘極結構112與虛設閘極結構124的相似性，可在相同步驟中形成第一閘極結構108、第二閘極結構112與虛設閘極結構124。也就是說，在此些實施例中，可同時進行步驟S106與步驟S108。

在一些實施例中，形成第一閘極結構108、第二閘極結構112與虛設閘極結構124之後，可在基底100上形成保護層126。保護層126可實質上全面地毯覆於基底100上。換言之，保護層126可覆蓋第一電晶體T1、第二電晶體T2、虛設閘極結構124以及隔離結構106。在一些實施例中，可藉由化學氣相沈積製程或熱氧化製程形成保護層126。保護層126的材料可包括氧化矽、氮化矽、其類似者或其組合。需注意的是，以簡潔起見，圖式中的上視示意圖皆省略繪示保護層126。

請參照圖1與圖2D，進行步驟S110，以在基底100上形成層間介電層128。初始地，層間介電層128可實質上全面地覆蓋於圖2C所示的結構上。接著，可在層間介電層128中形成開口W。開口W定義出在後續步驟中形成的電容結構（例如是圖2K所示的電容結構140）的位置。開口W貫穿層間介電層128，且暴露出虛設閘極結構124、第一電晶體T1的一第一摻雜區110以及第二電晶體T2的一第二摻雜區114。在形成有一對第一接觸區120與一對第二接觸區122的實施例中，第一電晶體T1的一第一接觸區120與第二電晶體T2的一第二接觸區122被開口W暴露出來。在一些實施例中，可藉由化學氣相沉積製程形成層間介電層128。層間介電層128的材料可包括氧化矽或其類似者。此外，形成開口W的方法可包括在層間介電層128上形成光阻圖案（未繪示），且以此光阻圖案作為遮罩移除層間介電層128的一部分，而形成開口W。

請參照圖1與圖2E，進行步驟S112，以移除虛設閘電極GE3。在形成有保護層126的實施例中，可先進行非等向性蝕刻，以移除開口W中保護層126的位於第一摻雜區110、虛設閘極結構124以及第二摻雜區114上的一些部分。如此一來，可在開口W內暴露出第一摻雜區110（或一第一接觸區120）、虛設閘電極GE3以及第二摻雜區114（或一第二接觸區122）。此外，開口W內殘留的保護層126可位於虛設間隙壁SP3的側壁上。隨後，可藉由例如是蝕刻的方法移除虛設閘電極GE3。在虛設閘電極GE3由多晶矽構成的實施例中，可以例如是氫氧化四甲基銨（tetramethylammonium hydroxide，TMAH）、乙二胺鄰苯二酚（ethylene diamine pyrocatechol，EDP）、鹼金屬氫氧化物（例如是KOH、NaOH等）等的蝕刻劑進行蝕刻。上述的蝕刻劑對於多晶矽的蝕刻速率顯著地高於對其他材料的蝕刻速率。因此，可選擇性地移除虛設閘電極GE3，而不對其他暴露出來的構件造成實質上的損壞。如此一來，暴露出虛設間隙壁SP3的內壁以及虛設閘介電層GD3的一部分的頂面。在本文中，殘留的虛設閘極結構124（亦即包括虛設閘介電層GD3以及虛設間隙壁SP3）又稱作虛設結構130。虛設結構130具有凹陷RS，且凹陷RS的位置即為虛設閘電極GE3原本的位置。在一些實施例中，虛設結構130的主體（例如是虛設間隙壁SP3）環繞凹陷RS。換言之，虛設間隙壁SP3的內壁可定義出凹陷RS的側壁。此外，虛設閘介電層GD3的部分頂面可定義出凹陷RS的底面。

請參照圖1與圖2F，進行步驟S114，以在基底100上依序形成第一電極層132與平坦層134。第一電極層132與平坦層134可共形地沈積於圖2E所示的結構上。換言之，第一電極層132與平坦層134覆蓋層間介電層128的頂面、開口W的側壁、交疊於開口W的第一摻雜區110（或第一接觸區120）、交疊於開口W的第二摻雜區114（或第二接觸區122）以及虛設結構130。特別來說，第一電極層132與平坦層134可延伸置虛設結構130的凹陷RS中。在形成有保護層126的實施例中，第一電極層132與平坦層134可覆蓋開口W內殘留的保護層126。第一電極層132的材料可包括TiN、Ti、TaN、Ta或其他導體材料，而平坦層134的材料可包括有機平坦化層（organic planarization layer，OPL）。在一些實施例中，可藉由化學氣相沈積製程、物理氣相沈積製程、鍍覆製程等方法來形成第一電極層132。此外，可藉由旋塗製程形成平坦層134。

請參照圖1與圖2G，進行步驟S116，以移除第一電極層132與平坦層134的位於層間介電層128上方的部分。如此一來，保留下來的第一電極層132與平坦層134的頂面可實質上齊平於層間介電層128的頂面。在一些實施例中，可藉由平坦化製程來移除第一電極層132與平坦層134的位於層間介電層128上方的部分。舉例而言，平坦化製程可為化學機械研磨製程。

請參照圖1與圖2H，進行步驟S118，以對第一電極層132與平坦層134進行回蝕刻製程。此時，第一電極層132的最頂面與平坦層134的最頂面可低於層間介電層128的頂面。

請參照圖1與圖2I，進行步驟S120，以移除平坦層134。此時，可暴露出第一電極層132。在一些實施例中，可藉由等向性蝕刻來移除平坦層134。舉例而言，等向性蝕刻可為濕式蝕刻。

請參照圖1與圖2J，進行步驟S122，在基底100上依序形成介電層136與第二電極層138。介電層136可共形地沈積於圖2I所示的結構上，而第二電極層138形成於介電層136上。如此一來，介電層136與第二電極層138覆蓋層間介電層128的頂面，且覆蓋第一電極層132的表面。換言之，介電層136與第二電極層138亦延伸至虛設結構130的凹陷RS中。此外，由於第一電極層132的最頂面低於層間介電層128的頂面，故覆蓋於層間介電層128與第一電極層132上的介電層136可在層間介電層128的開口W邊緣處形成多個轉折部，例如是轉折部C1、轉折部C2以及轉折部C3。轉折部C1位於層間介電層128的頂面與側壁之間的轉角處附近，轉折部C2位於層間介電層128的側壁與第一電極層132的最頂面之間的轉角處附近，而轉折部C3位於第一電極層132的最頂面與側壁之間的轉角處附近。另一方面，第二電極層138可填滿開口W的空間。第二電極層138的材料可包括Ti、TiN、Ta、TaN、W、Al、Cu、其他導體材料或其組合，而介電層136的材料可包括氧化矽、氮化矽、氮氧化矽、高介電常數介電材料（例如是氧化鉿、氧化鉭、氧化鈦、氧化鋯、氧化鋁等）。在一些實施例中，可藉由化學氣相沈積製程來形成介電層136。此外，可藉由化學氣相沈積製程、物理氣相沈積製程、鍍覆製程等方法形成第二電極層138。

請參照圖1與圖2k，進行步驟S124，以移除介電層136與第二電極層138的位於層間介電層128上方的部分。此時，層間介電層128的頂面、介電層136的最頂面以及第二電極層138的頂面可實質上地彼此共面。在一些實施例中，可藉由平坦化製程來移除介電層136與第二電極層138的位於層間介電層128上方的部分。舉例而言，平坦化製程可為化學機械研磨製程。在本文中，保留下來的第一電極層132、介電層136以及第二電極層138可合併地稱為電容結構140。電容結構140交疊於第一主動區102、隔離結構106的第一部分106a以及第二主動區104，且延伸至虛設結構130的凹陷RS內。在一些實施例中，電容結構140更延伸至隔離結構106的第二部分106b上方。在此些實施例中，電容結構140交疊於隔離結構106的第一部分106a與第二部分106b。

請參照圖1與圖2L，在一些實施例中，進行步驟S126，以在層間介電層128中形成導電插塞142與導電插塞144。導電插塞142與導電插塞144貫穿層間介電層128，而分別電性連接於第一電晶體T1的另一第一摻雜區110（或另一第一接觸區120）以及第二電晶體T2的另一第二摻雜區114（或另一第二接觸區122）。具體而言，導電插塞142與電容結構140位於第一電晶體T1的相對兩側，而導電插塞144與電容結構140位於第二電晶體T2的相對兩側。在一些實施例中，導電插塞142與導電插塞144分別包括依序形成的阻障層BL以及導體層CL。此外，在一些實施例中，形成導電插塞142與導電插塞144的方法分別包括在層間介電層128中形成開口，接著在開口中依序形成阻障層BL與導體層CL。初始地，阻障層BL與導體層CL可延伸至層間介電層128的頂面上（未繪示）。隨後，可移除阻障層BL與導體層CL的位於層間介電層128上的部分，以使留下來的阻障層BL與導體層CL位於層間介電層128的開口中。舉例而言，阻障層BL的材料可包括Ti、TiN、Ta、TaN、其類似者或其組合，而導體層CL的材料可包括W、Al、Cu、Ti、TiN、Ta、TaN等。形成阻障層BL的方法可包括物理氣相沈積製程，而形成導體層CL的方法可包括物理氣相沈積製程、鍍覆製程等。

請參照圖1與圖2M，在一些實施例中，進行步驟S128，以在層間介電層128上形成內連線結構146。內連線結構146可分別電性連接於導電插塞142、電容結構140的第二電極層138以及導電插塞144。如此一來，可藉由內連線結構146將訊號輸入至第一電晶體T1、電容結構140以及第二電晶體T2，或將訊號由第一電晶體T1、電容結構140以及第二電晶體T2傳送出去。在一些實施例中，內連線結構146的材料可包括銅、鋁或其類似者，而內連線結構146的形成方法可包括物理氣相沈積製程、鍍覆製程或其組合。

至此，已完成本發明一些實施例的記憶體元件10。記憶體元件10可做為記憶體裝置中的單一記憶胞元。上述的記憶體裝置例如是靜態隨機存取記憶體（static random access memory，SRAM）。

圖3是圖2M的記憶體元件10的部分構件的上視示意圖。具體而言，以簡潔起見，圖3僅繪示出記憶體元件10的隔離結構106、第一電晶體T1、第二電晶體T2、虛設結構130、以及電容結構140的第二電極層138。

請參照圖2M與圖3，記憶體元件10包括設置於隔離結構106的位於相鄰電晶體（例如是第一電晶體T1與第二電晶體T2）之間的第一部分106a上的虛設結構130，且包括形成於虛設結構130上的電容結構140。虛設結構130具有凹陷RS，且電容結構140延伸至虛設結構130的凹陷RS中。如此一來，可大幅增加電容結構140的表面積，故可提高電容結構140的電容耦合率。在一些實施例中，電容結構140的下電極（例如是第一電極層132）的最頂面可低於上電極（例如是第二電極層138）的頂面，且被夾置於上下電極之間的介電層（例如是介電層136）覆蓋。如此一來，可確保電容結構140的上下電極不會彼此接觸，因而提高半導體元件10的可靠度。

圖4是依照本發明一些實施例的記憶體元件10a的部分構件的上視示意圖。圖4所示的記憶體元件10a相似於圖2M所示的記憶體元件10，以下僅描述兩者之間的差異，相同或相似處則不再贅述。此外，以簡潔起見，圖4僅繪示出記憶體元件10a的隔離結構106、第一電晶體T1、第二電晶體T2、虛設結構130a、以及電容結構140的第二電極層138。

請參照圖3與圖4，圖3所示的虛設結構130與圖4所示的虛設結構130a在位置上彼此不同。具體而言，圖3所示的虛設結構130位於隔離結構106的第一部分106a上，而並未延伸至隔離結構106的第二部分106b上。另一方面，圖4所示的虛設結構130a由隔離結構106的第一部分106a上延伸至第二部分106b上，而橫跨於隔離結構106的第一部分106a與第二部分106b上。以虛設結構130/130a與電容結構140之間的相對位置關係來看，圖3所示的虛設結構130被電容結構140完整地覆蓋，而圖4所示的虛設結構130a則是部分地被電容結構140覆蓋。特別來說，圖4所示的虛設結構130a的凹陷RS仍被電容結構140完整地覆蓋，而虛設結構130a的位於凹陷RS之一側（例如是圖4中的上側）的部分則並未交疊於電容結構140。

圖3的虛設結構130之相對兩側（例如是圖3中的上下側）與層間介電層128的開口W之邊緣（亦即電容結構140之邊緣）具有狹縫SL。當狹縫SL非常窄時，有可能使電容結構140不易填入此狹縫SL中。相較於此，圖4的虛設結構130a可視為朝第二方向DR2位移以超過層間介電層128的開口W之邊緣（亦即電容結構140的邊緣）。如此一來，圖4所示的虛設結構130a與層間介電層128的開口W之邊緣（亦即電容結構140之邊緣）之間不具有上述狹縫。因此，可解決電容結構140不易填入的問題。

綜上所述，本發明實施例的記憶體元件包括設置於相鄰電晶體之間的隔離結構上的虛設結構，且包括形成於虛設結構上的電容結構。虛設結構具有凹陷，且電容結構延伸至虛設結構的凹陷中。如此一來，可大幅增加電容結構的表面積，故可提高電容結構的電容耦合率。在一些實施例中，電容結構的下電極的最頂面可低於上電極的頂面，且夾置於上下電極之間的介電層覆蓋下電極的最頂面。因此，可確保電容結構的上下電極不會彼此接觸，因而提高半導體元件的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、10a‧‧‧半導體元件

100‧‧‧基底

102‧‧‧第一主動區

104‧‧‧第二主動區

106‧‧‧隔離結構

106a‧‧‧第一部分

106b‧‧‧第二部分

108‧‧‧第一閘極結構

110‧‧‧第一摻雜區

112‧‧‧第二閘極結構

114‧‧‧第二摻雜區

116‧‧‧第一輕摻雜區

118‧‧‧第二輕摻雜區

120‧‧‧第一接觸區

122‧‧‧第二接觸區

124‧‧‧虛設閘極結構

126‧‧‧保護層

128‧‧‧層間介電層

130、130a‧‧‧虛設結構

132‧‧‧第一電極層

134‧‧‧平坦層

136‧‧‧介電層

138‧‧‧第二電極層

140‧‧‧電容結構

142、144‧‧‧導電插塞

146‧‧‧內連線結構

BL‧‧‧阻障層

CL‧‧‧導體層

C1、C2、C3‧‧‧轉折部

D₁₀₂、D₁₀₄、D₁₀₆‧‧‧深度

DR1‧‧‧第一方向

DR2‧‧‧第二方向

DW‧‧‧深井區

GD1‧‧‧第一閘介電層

GD2‧‧‧第二閘介電層

GD3‧‧‧虛設閘介電層

GE1‧‧‧第一閘電極

GE2‧‧‧第二閘電極

GE3‧‧‧虛設閘電極

RS‧‧‧凹陷

S100、S102、S104、S106、S108、S110、S112、S114、S116、S118、S120、S122、S124、S126、S128‧‧‧步驟

SL‧‧‧狹縫

SP1‧‧‧第一間隙壁

SP2‧‧‧第二間隙壁

SP3‧‧‧虛設間隙壁

SP1a、SP1b、SP1c、SP2a、SP2b、SP2c、SP3a、SP3b、SP3c‧‧‧間隙壁

T1‧‧‧第一電晶體

T2‧‧‧第二電晶體

W‧‧‧開口

圖1是依照本發明一些實施例的記憶體元件的製造方法的流程圖。
圖2A至圖2M是圖1所示的記憶體元件的製造方法中各階段的結構的剖視示意圖（或剖視示意圖與上視示意圖）。
圖3是圖2M的記憶體元件的部分構件的上視示意圖。
圖4是依照本發明一些實施例的記憶體元件的部分構件的上視示意圖。

Claims (13)

1. 一種記憶體元件，包括：
   基底，具有彼此相鄰的第一主動區與第二主動區，其中所述第一主動區具有第一導電型，且所述第二主動區具有與所述第一導電型互補的第二導電型；
   第一電晶體與第二電晶體，分別形成於所述第一主動區的範圍內以及所述第二主動區的範圍內；
   隔離結構，設置於所述基底中，其中所述隔離結構的第一部分位於所述第一主動區與所述第二主動區之間；
   虛設結構，設置於所述隔離結構上，且具有凹陷，其中所述虛設結構的主體環繞所述凹陷；以及
   電容結構，設置於所述基底上，其中所述電容結構交疊於所述第一主動區、所述隔離結構的所述第一部分以及所述第二主動區，且所述電容結構延伸至所述虛設結構的所述凹陷內。
2. 如申請專利範圍第1項所述的記憶體元件，其中所述電容結構包括第一電極層、第二電極層以及位於所述第一電極層與所述第二電極層之間的介電層。
3. 如申請專利範圍第2項所述的記憶體元件，其中所述第一電極層的最頂面低於所述第二電極層的最頂面。
4. 如申請專利範圍第3項所述的記憶體元件，其中所述介電層的一部分覆蓋所述第一電極層的最頂面，且所述介電層的最頂面與所述第二電極層的最頂面實質上共面。
5. 如申請專利範圍第1項所述的記憶體元件，其中所述隔離結構更具有第二部分，所述隔離結構的所述第二部分環繞所述第一主動區、所述第二主動區以及所述隔離結構的所述第一部分。
6. 如申請專利範圍第5項所述的記憶體元件，其中所述電容結構交疊於所述隔離結構的所述第一部分與所述第二部分。
7. 如申請專利範圍第5項所述的記憶體元件，其中所述虛設結構並未延伸至所述隔離結構的所述第二部分上。
8. 如申請專利範圍第5項所述的記憶體元件，其中所述虛設結構橫跨於所述隔離結構的所述第一部分與所述第二部分上。
9. 如申請專利範圍第8項所述的記憶體元件，其中所述虛設結構的一部分並未交疊於所述電容結構。
10. 一種記憶體元件的製造方法，包括：
    提供基底，其中所述基底具有彼此相鄰的第一主動區與第二主動區，所述第一主動區具有第一導電型，所述第二主動區具有與所述第一導電型互補的第二導電型；
    在所述基底中形成隔離結構，其中所述隔離結構的一部分位於所述第一主動區與所述第二主動區之間；
    在所述基底中與所述基底上形成第一電晶體與第二電晶體，其中所述第一電晶體在所述第一主動區的範圍內，且所述第二電晶體在所述第二主動區的範圍內；
    在所述隔離結構上形成虛設結構，其中所述虛設結構具有凹陷，且所述虛設結構的主體環繞所述凹陷；以及
    在所述基底上形成電容結構，其中所述電容結構交疊於所述第一主動區、所述隔離結構的所述部分以及所述第二主動區，且所述電容結構延伸至所述虛設結構的所述凹陷內。
11. 如申請專利範圍第10項所述的記憶體元件的製造方法，其中形成所述虛設結構的方法包括：
    在所述隔離結構上形成虛設閘極結構，其中所述虛設閘極結構包括虛設閘介電層、虛設閘電極以及虛設間隙壁，所述虛設閘電極與所述虛設間隙壁位於所述虛設閘介電層上，且所述虛設間隙壁位於所述虛設閘電極的側壁上；以及
    移除所述虛設閘極結構的所述虛設閘電極，以暴露所述虛設間隙壁的內壁以及所述虛設閘介電層的一部分的頂面，其中留下的所述虛設間隙壁與所述虛設閘介電層為所述虛設結構，所述虛設間隙壁的所述內壁定義所述虛設結構的所述凹陷的側壁，且所述虛設閘介電層的所述頂面定義所述凹陷的底面。
12. 如申請專利範圍第10項所述的記憶體元件的製造方法，其中所述電容結構包括第一電極層、第二電極層以及設置於所述第一電極層與所述第二電極層之間的介電層。
13. 如申請專利範圍第12項所述的記憶體元件的製造方法，其中形成所述電容結構的方法包括：
    在所述基底上形成層間介電層；
    移除所述層間介電層的一部分，以在所述層間介電層中形成定義出所述電容結構的位置的開口；
    在所述層間介電層上以及所述開口內依序形成所述第一電極層與平坦層；
    移除所述平坦層與所述第一電極層的位於所述層間介電層上方的部分；
    對所述平坦層與所述第一電極層進行回蝕刻，以使所述平坦層的最頂面與所述第一電極層的最頂面低於所述層間介電層的頂面；
    移除所述平坦層；
    在所述層間介電層上以及所述開口內依序形成所述介電層與所述第二電極層；以及
    移除所述介電層與所述第二電極層的位於所述層間介電層上方的部分。