KR102154085B1 - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 고속 동작을 위해 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 게이트구조물을 형성하는 단계; 상기 게이트구조물의 측벽을 덮는 제1희생스페이서 및 상기 제1희생스페이서의 측벽에 위치하며 상기 게이트구조물의 상부 표면보다 낮게 리세스된 제2희생스페이서를 포함하는 다층 스페이서를 형성하는 단계; 상기 제1희생스페이서와 제2희생스페이서를 제거하여 탑부가 좁은 형상의 에어갭을 형성하는 단계; 및 상기 에어갭의 탑부를 캡핑하는 캡핑층을 형성하는 단계를 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
최근에 반도체장치의 지속적인 소형화(Scale down)가 진행되고 있다. 소형화에 대응하여 반도체장치의 성능(performance)을 향상시키기 위한 방법이 중요하다. 예를 들어, 저전압에서 고속 동작이 요구된다.
본 실시예들은 고속 동작을 위해 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체장치 제조 방법은 기판 상에 게이트구조물을 형성하는 단계; 상기 게이트구조물의 측벽을 덮는 제1희생스페이서 및 상기 제1희생스페이서의 측벽에 위치하며 상기 게이트구조물의 상부 표면보다 낮게 리세스된 제2희생스페이서를 포함하는 다층 스페이서를 형성하는 단계; 상기 제1희생스페이서와 제2희생스페이서를 제거하여 탑부가 좁은 형상의 에어갭을 형성하는 단계; 및 상기 에어갭의 탑부를 캡핑하는 캡핑층을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 제1영역과 제2영역을 포함하는 기판을 준비하는 단계; 상기 제1영역의 기판 상에 비트라인구조물을 형성하는 단계; 상기 제2영역의 기판 상에 게이트구조물을 형성하는 단계; 상기 게이트구조물의 측벽을 덮는 제1희생스페이서 및 상기 제1희생스페이서의 측벽에 위치하며 상기 게이트구조물의 상부 표면보다 낮게 리세스된 제2희생스페이서를 포함하는 제1다층스페이서를 형성하는 단계; 상기 비트라인구조물의 측벽을 덮는 제2다층스페이서를 형성하는 단계; 상기 제1희생스페이서와 제2희생스페이서를 제거하여 상기 게이트구조물의 측벽에 탑부가 좁은 형상의 에어갭을 형성하는 단계; 및 상기 에어갭의 탑부를 캡핑하는 캡핑층을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치는 기판 상의 게이트전극 및 상기 게이트전극 상의 하드마스크층을 포함하는 게이트구조물; 상기 게이트구조물의 측벽에 위치하는 에어갭을 포함하는 다층 스페이서; 및 상기 에어갭을 캡핑하는 캡핑층을 포함하고, 상기 에어갭은 상기 게이트전극에 이웃하는 중간부 및 바탐부와 상기 하드마스크층에 이웃하며 상기 중간부 및 바텀부보다 작은 폭을 갖는 탑부를 포함하고, 상기 에어갭의 탑부는 상기 캡핑층에 의해 캡핑될 수 있다.
본 기술은 게이트구조물의 측벽에 에어갭을 형성하므로써 기생캐패시턴스를 감소시켜 반도체장치의 동작속도를 증가시킬 수 있다.
또한, 본 기술은 복수의 희생스페이서를 이용하여 에어갭을 형성하므로써 에어갭의 두께를 증가시킬 수 있다.
또한, 본 기술은 복수의 희생스페이서를 이용하여 에어갭을 형성하므로써 에어갭의 탑부를 좁게 형성할 수 있고, 이에 따라 에어갭의 캡핑을 용이하게 하여 공정난이도를 감소시킬 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1b는 에어갭의 확대도이다.
도 2a 내지 도 2k는 도 1a에 도시된 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 3a 내지 도 3l은 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 도면이다. 도 1b는 에어갭의 확대도이다.
도 1a 및 도 1b를 참조하면, 반도체장치는 기판(101) 상의 게이트구조물과 게이트구조물의 측벽에 위치하는 에어갭(109)을 포함한다.
기판(101)에 소자분리층(102)이 형성된다. 기판(101)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다. 소자분리층(102)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리층(102)에 의해 활성영역(103)이 정의된다.
게이트구조물은 게이트절연층(104), 제1게이트전극(105), 배리어층(106), 제2게이트전극(107) 및 게이트하드마스크층(108)을 포함할 수 있다. 게이트절연층(104)은 실리콘산화물 또는 고유전물질을 포함할 수 있다. 게이트절연층(104)은 SiO2, HfO2, HfSiO, HfSiON 등을 포함할 수 있다. 제1게이트전극(105)은 도펀트로 도핑된 폴리실리콘을 포함할 수 있다. 제2게이트전극(107)은 텅스텐 등의 금속함유층을 포함한다. 게이트하드마스크층(108)은 실리콘질화물을 포함한다. 배리어층(106)은 티타늄을 함유하는 물질로 형성될 수 있다. 배리어층(106)은 티타늄, 티타늄질화물 또는 티타늄과 티타늄질화물의 적층을 포함할 수 있다. 게이트구조물은 어느 한 방향으로 확장된다.
게이트구조물의 측벽에 스페이서(Spacer)가 형성된다. 스페이서와 게이트구조물의 측벽 사이에 에어갭(109)이 위치한다. 스페이서는 다층 구조로 형성될 수 있다. 스페이서는 제1스페이서(110), 제2스페이서(112) 및 제3스페이서(113)를 포함한다. 제1스페이서(110)와 제2스페이서(112) 사이에 에어갭(109)이 위치한다. 에어갭(109)은 스페이서 형상을 갖는다. 이로써, '에어갭 스페이서(Air gap spacer)'라고 지칭할 수 있다. 제1스페이서(110)와 제2스페이서(112)는 실리콘질화물을 포함한다. 제3스페이서(113)는 실리콘산화물을 포함한다. 따라서, 'N-Air-N-O' 구조의 다층 스페이서가 형성될 수 있다. 제2스페이서(112)와 기판(101) 사이에 더미 스페이서층(111)이 형성될 수 있다. 더미 스페이서층(111)은 실리콘산화물을 포함할 수 있다.
에어갭(109)은 탑부, 중간부 및 바텀부를 포함하고, 탑부가 중간부 및 바텀부보다 좁은 폭을 갖는다. 에어갭(109)의 탑부는 게이트하드마스크층(108)에 이웃하며, 에어갭(109)의 중간부는 제1게이트전극(107)에 이웃하고, 에어갭(109)의 바텀부는 제1게이트전극(105)에 이웃한다. 에어갭(109)의 탑부는 제1폭(W1)을 갖고, 에어갭(109)의 중간부는 제2폭(W2)을 가지며, 에어갭(109)의 바텀부는 제3폭(W3)을 갖는다. 제1폭(W1)은 제2폭(W2) 및 제3폭(W3)보다 작고, 제2폭(W2)과 제3폭(W3)은 동일 선폭을 갖는다.
에어갭(109)의 높이는 게이트구조물의 높이와 동일할 수 있다. 에어갭(109)의 두께는 제1스페이서(110) 및 제2스페이서(112)보다 더 두꺼울 수 있다. 제3스페이서(113)는 제2스페이서(112)보다 높이가 낮을 수 있다. 제1스페이서(110), 제2스페이서(112) 및 제3스페이서(113)는 'L자' 형상을 가질 수 있다.
에어갭(109)은 캡핑층(117A)에 의해 캡핑된다. 예를 들어, 에어갭(109)의 탑부가 캡핑층(117A)에 의해 캡핑된다. 에어갭(109)의 중간부 및 바텀부는 비캡핑된다. 제2스페이서(112)의 상부 외측에 외캡핑층(outer capping layer, 117B)이 위치할 수 있다. 외캡핑층(117B)에 의해 에어갭(109)의 캡핑안정성이 증가한다. 캡핑층(117A) 및 외캡핑층(117B)은 단차피복성(Step coverage)이 열악한 물질로 형성될 수 있다. 예를 들어, 캡핑층(117A) 및 외캡핑층(117B)은 USG(Undoped Silicate Glass)를 포함할 수 있다.
게이트구조물은 제1층간절연층(114) 및 제2층간절연층(116)에 의해 이웃하는 구조물들과 절연된다. 제1층간절연층(114)과 제2층간절연층(116)은 실리콘산화물을 포함할 수 있다. 또한, 제1층간절연층(114)과 제2층간절연층(116) 사이에 더미 캡핑층(dummy capping layer, 115)이 위치할 수 있다. 더미 캡핑층(115)은 캡핑층(117A) 및 외캡핑층(117B)과 동일 재료일 수 있다. 제1층간절연층(114)은 제2스페이서(112)의 리프팅을 억제하기 위한 지지대(Supporter) 역할을 수행할 수도 있다.
도 1a 및 도 1b에 따른 반도체장치는 제1스페이서(110)와 제2스페이서(112) 사이에 에어갭(109)을 형성하므로써, 게이트구조물의 전기적 절연특성을 개선시킬 수 있다. 특히, 기생캐패시턴스를 감소시킬 수 있고, 이에 따라 반도체장치의 동작속도를 증가시킬 수 있다. 아울러, 에어갭(109)의 두께를 충분히 확보함에 따라 기생캐패시턴스를 더욱 감소시킬 수 있다. 또한, 에어갭(109)의 탑부가 좁기 때문에 에어갭(109)의 캡핑효율이 증가한다.
도 2a 내지 도 2k는 도 1a에 도시된 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성된다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다. 소자분리층(12)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리층(12)에 의해 활성영역(13)이 정의된다.
기판(11) 상에 게이트구조물이 형성된다. 게이트구조물은 게이트절연층(14), 제1게이트전극(15), 배리어층(16), 제2게이트전극(17) 및 게이트하드마스크층(17)을 포함할 수 있다. 게이트절연층(14)은 열산화(Thermal oxidation)를 통해 형성될 수 있다. 게이트절연층(14)은 고유전물질을 포함할 수 있다. 제1게이트전극(15)은 도펀트로 도핑된 폴리실리콘을 포함할 수 있다. 제2게이트전극(17)은 텅스텐 등의 금속함유층을 포함한다. 게이트하드마스크층(18)은 실리콘질화물을 포함한다. 배리어층(16)은 티타늄을 함유하는 물질로 형성될 수 있다. 배리어층(16)은 티타늄, 티타늄질화물 또는 티타늄과 티타늄질화물의 적층을 포함할 수 있다. 게이트구조물은 어느 한 방향으로 확장된다.
도 2b에 도시된 바와 같이, 게이트구조물 및 기판(11) 상에 제1스페이서층(19A)이 형성된다. 제1스페이서층(19A)은 실리콘질화물(Silicon nitride)을 포함할 수 있다.
제1스페이서층(19A) 상에 제1희생스페이서층(20A)이 형성된다. 제1희생스페이서층(20A)은 제1스페이서층(19A)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제1희생스페이서층(20A)은 실리콘산화물(Silicon oxide)로 형성될 수 있다. 제1희생스페이서층(20A)은 50∼100Å의 두께로 형성될 수 있다. 제1희생스페이서층(20A)은 제1스페이서층(19A)보다 두께가 두꺼울 수 있다.
제1희생스페이서층(20A) 상에 제2희생스페이서층(21A)이 형성된다. 제2희생스페이서층(21A)은 제1스페이서층(19A) 및 제1희생스페이서층(20A)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 제2희생스페이서층(21A)은 금속물질 또는 실리콘저마늄을 포함할 수 있다. 예를 들어, 제2스페이서층(21A)은 티타늄질화물(TiN)로 형성될 수 있다. 제2희생스페이서층(21A)은 50∼100Å의 두께로 형성될 수 있다. 제2희생스페이서층(21A)은 제1희생스페이서층(20A)과 동일한 두께일 수 있다. 제2희생스페이서층(21A)은 제1스페이서층(19A)보다 두께가 두꺼울 수 있다.
제1스페이서층(19A), 제1희생스페이서층(20A) 및 제2희생스페이층(21A)은 컨포멀하게 형성될 수 있다.
도 2c에 도시된 바와 같이, 제2희생스페이서(21)가 형성된다. 제2희생스페이서(21)는 제2희생스페이서층(21A)의 리세싱에 의해 형성된다. 에치백 공정에 의해 제2희생스페이서층(21A)이 리세싱될 수 있다. 이에 따라, 게이트구조물의 측벽에 제2희생스페이서(21)가 형성된다. 제2희생스페이서(21)의 높이는 게이트구조물의 상부 표면보다 낮게 제어될 수 있다. 제2희생스페이서(21)의 상부는 적어도 제2게이트전극(17)의 상부보다 높다.
도 2d에 도시된 바와 같이, 제2스페이서층(22A)이 형성된다. 제2스페이서층(22A)은 제2희생스페이서(21)를 포함한 기판(11)의 전면에 형성된다. 제2스페이서층(22A) 상에 제3스페이서층(23A)이 형성된다. 제2스페이서층(22A)과 제3스페이서층(23A)은 절연물질을 포함한다. 제2스페이서층(22A)과 제3스페이서층(23A)은 각각 실리콘질화물과 실리콘산화물을 포함할 수 있다. 제2스페이서층(22A)에 의해 제2희생스페이서(21)가 외부로부터 밀폐된다. 제3스페이서층(23A)은 생략될 수도 있다. 제2스페이서층(22A)과 제3스페이서층(23A)은 제1스페이서층(19A)과 동일한 두께일 수 있다. 제2스페이서층(22A)과 제3스페이서층(23A)은 제1희생스페이서층(20A) 및 제2희생스페이서(21)보다 두께가 얇을 수 있다.
위와 같이, 제3스페이서층(23A)을 형성하므로써, 제1스페이서층(19A), 제1희생스페이서층(20A), 제2희생스페이서(21), 제2스페이서층(22A) 및 제3스페이서층(23A)을 포함하는 다층 스페이서 구조물이 형성된다.
다음으로, 제1층간절연층(24A)이 형성된다. 제1층간절연층(24A)은 보이드없이 갭필할 수 있도록 스핀온코팅법(Spin on coating)에 의해 형성될 수 있다. 제1층간절연층(24A)은 스핀온절연물(SOD)을 포함할 수 있다. 스핀온절연물은 후속하여 어닐될 수 있다.
도 2e에 도시된 바와 같이, 제1평탄화공정이 수행된다. 제1평탄화공정은 화학적기계적연마(CMP)에 의해 수행될 수 있다.
제1평탄화공정에 의해 제1층간절연층(24A)이 평탄화된다. 평탄화된 제1층간절연층은 도면부호 '24B'와 같이 잔류하고, 이에 따라 게이트하드마스크층(18)을 노출시킬 수 있다. 제1평탄화공정을 진행할 때, 제2희생스페이서(21)가 노출되지 않도록 연마타겟을 조절한다. 제1평탄화공정에 의해 게이트하드마스크층(18) 상부면에서 제2스페이서층(22A), 제3스페이서층(23A), 제1스페이서층(19A), 제1희생스페이서층(20A)이 제거될 수 있다. 이에 따라, 게이트구조물의 측벽에 제2스페이서(22), 제3스페이서(23), 제1스페이서(19), 제1희생스페이서(20)가 형성될 수 있다.
위와 같이, 제1평탄화공정을 수행하므로써, 제1스페이서층(19), 제1희생스페이서층(20), 제2희생스페이서(21), 제2스페이서(22) 및 제3스페이서(23)를 포함하는 다층 스페이서가 형성된다. 다층 스페이서는 게이트구조물의 측벽에 형성된다. 제2희생스페이서(21)는 게이트구조물의 측벽에 위치한다. 제2스페이서(22), 제3스페이서(23), 제1스페이서(19) 및 제1희생스페이서(20)는 기판(11)의 상부면을 덮도록 확장된 형태가 될 수 있다.
도 2f에 도시된 바와 같이, 리세스 공정(25)을 실시한다. 이때, 리세스 공정(25)은 제1층간절연층(24B)을 선택적으로 리세스시키기 위한 공정을 포함할 수 있다. 리세스 공정(25)에 의해 높이가 낮아진 제1층간절연층(24)이 잔류한다. 리세스 공정(25)을 진행할 때, 주변 물질들이 동시에 리세스될 수 있다. 예를 들어, 제1희생스페이서(20)와 제3스페이서(23)가 동시에 리세스된다. 제1희생스페이서(20), 제3스페이서(23) 및 제1층간절연층(24B)이 실리콘산화물계 물질이므로, 실리콘산화물을 리세스시킬 수 있는 건식식각 또는 습식식각에 의해 리세스된다. 리세스 높이는 적어도 제1게이트전극(16)의 상부 표면보다 높게 제어한다. 리세스 공정(25)을 진행할 때, 제1스페이서(19)와 제2스페이서(22)는 어택받지 않는다. 제1희생스페이서(20), 제3스페이서(23) 및 제1층간절연층(24)의 상부 높이는 제1스페이서(19), 제2희생스페이서(21) 및 제2스페이서(22)보다 낮을 수 있다.
도 2g에 도시된 바와 같이, 제2희생스페이서(21)가 제거된다. 제2희생스페이서(21)는 습식식각에 의해 제거될 수 있다. 예컨대, NH4O3, 황산(H2SO4) 등을 이용하여 제2희생스페이서(21)가 제거된다. 제2희생스페이서(21)로 사용된 티타늄질화물은 황산에 의해 주변물질의 어택없이 용이하게 제거될 수 있다. 제2희생스페이서(21)를 제거함에 따라, 게이트구조물과 제2스페이서(22) 사이에 예비 에어갭(26A)이 형성된다.
도 2h에 도시된 바와 같이, 제1희생스페이서(20)의 일부를 제거한다. 제1희생스페이서(20)를 제거하기 위해 딥아웃 공정이 수행된다. 이에 따라, 에어갭(26)이 형성된다. 위와 같이, 제2희생스페이서(21)와 제1희생스페이서(20)가 제거된 공간에 에어갭(26)이 형성된다. 에어갭(26)은 게이트구조물의 측벽에 평행하게 연장되는 라인형상을 갖는다. 아울러, 에어갭(26)은 게이트구조물의 상부로부터 기판(11) 방향으로 폭이 다른 형상을 갖는다. 예컨대, 중간부 및 바텀부보다 탑부(도면부호 'T')가 좁은 형상의 에어갭(26)이 형성된다. 에어갭(26) 형성 이후에, 기판(11) 상에는 제2스페이서(22)과 제1스페이서(19) 사이에 제1희생스페이서(20R)가 잔류할 수 있다. 제1희생스페이서(20)와 제2희생스페이서(21)에 의해 에어갭(26)이 형성되므로, 에어갭(26)의 두께를 충분히 크게 형성할 수 있다. 이에 따라, 기생캐패시턴스를 더욱 감소시킬 수 있다.
에어갭(26)을 형성하는 동안에, 제1층간절연층(24)은 제2스페이서(22)의 리프팅을 억제하기 위한 지지대(Supporter) 역할을 수행할 수도 있다. 이로써, 에어갭(26)의 두께를 충분히 확보하여 에어갭(26)의 변형을 방지할 수 있다.
도 2i에 도시된 바와 같이, 캡핑층(27)이 형성된다. 캡핑층(27)은 에어갭(26)의 탑부를 캡핑한다. 캡핑층(27)은 단차피복성이 열악한 방법에 의해 형성될 수 있다. 캡핑층(27)은 USG(Undoped Silicate Glass)를 포함할 수 있다. 캡핑층(27)은 에어갭(26)을 캡핑하면서 게이트구조물의 상부를 덮는다. 캡핑층(27)의 일부는 제1층간절연층(24) 상에 형성되어 더미 캡핑층이 될 수 있다. 에어갭(26)의 탑부가 좁기 때문에 갭필능력이 부족한 물질로도 충분히 캡핑할 수 있다. 이에 따라, 에어갭(26)의 캡핑을 위한 공정 난이도를 낮출 수 있다.
도 2j에 도시된 바와 같이, 제2층간절연층(28A)이 형성된다. 제2층간절연층(28A)은 TEOS(Tetra-Ethyl-Ortho-Silicate))를 포함할 수 있다. 제2층간절연층(28A)을 형성할 때, 캡핑층(27)에 의해 에어갭(26)이 변형되는 것을 방지할 수 있다.
도 2k에 도시된 바와 같이, 제2평탄화 공정이 수행된다. 이때, 제2평탄화 공정에 의해 제2층간절연층(28A)을 평탄화된다. 제2층간절연층(28A)의 평탄화 공정은 게이트하드마스크층(18)에서 정지하도록 한다. 제2평탄화 공정에 의해 평탄화된 제2층간절연층(28)이 잔류한다.
위와 같이, 제2평탄화 공정이 수행됨에 따라, 에어갭(26)을 캡핑하는 제1캡핑층(27A)과 제2스페이서(22)의 상부를 캡핑하는 제2캡핑층(27B)이 형성된다. 제1캡핑층(27A)과 제2캡핑층(27B)은 게이트구조물의 측벽에 평행하게 연장되는 라인 형상을 갖는다. 제1캡핑층(27A)은 내캡핑층(Inner capping layer)이 될 수 있고, 제2캡핑층(27B)은 외캡핑층이 될 수 있다. 제1층간절연층(24)과 제2층간절연층(28) 사이에 더미 캡핑층(27C)이 잔류할 수 있다. 제2평탄화 공정을 진행할 때, 제1,2캡핑층(27A, 27B)에 의해 에어갭(26)이 변형되는 것을 방지할 수 있다.
도 3a 내지 도 3l은 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 3a에 도시된 바와 같이, 기판(31)에 소자분리층(32P, 32C)이 형성된다. 기판(31)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다. 기판(31)은 메모리셀영역(memory cell region, A)과 비메모리셀영역(Non-memory cell region)을 포함한다. 비메모리셀영역은 주변회로영역(B)을 포함할 수 있다. 소자분리층(32C, 32P)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리층(32C, 32P)에 의해 활성영역(33C, 33P)이 정의된다. 활성영역(33C, 33P)은 단축과 장축을 갖는 섬형태(Island type)가 될 수 있다. 복수의 활성영역(33C, 33P)이 소자분리층(32C, 32P)에 의해 분리된다. 소자분리층(32C, 32P)은 메모리셀영역(A)에 형성되는 제1소자분리층(32C)과 주변회로영역(B)에 형성되는 제2소자분리층(32P)을 포함한다. 제1소자분리층(32C)과 제2소자분리층(32P)은 폭이 다를 수 있다. 제1소자분리층(32C)보다 제2소자분리층(32P)의 폭이 더 크다. 활성영역(33C, 33P)은 메모리셀영역(A)에 형성되는 제1활성영역(33C)과 주변회로영역(B)에 형성되는 제2활성영역(33P)을 포함한다.
도시하지 않았으나, 메모리셀영역(A)에 매립게이트형 트랜지스터가 형성될 수 있다. 매립게이트형 트랜지스터는 기판(31) 내에 매립된 게이트전극을 포함한다.
다음으로, 기판(31) 상에 제1층간절연층(34)이 형성된다. 제1층간절연층(34)은 실리콘산화물, 실리콘 질화물, 및/또는 실리콘 산화 질화물 등을 포함할 수 있다.
제1콘택홀(35)이 형성된다. 예를 들어, 제1층간절연층(34)을 식각하여 제1콘택홀(35)을 형성한다. 제1콘택홀(35)은 제1활성영역(33C)의 일부분을 노출시킨다. 제1콘택홀(35)은 제1활성영역(33C)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1콘택홀(35)을 형성하기 위한 식각 공정에서 제1소자분리층(32C)의 일부도 식각될 수 있다. 제1콘택홀(35)에 의해 노출되는 제1활성영역(33C)은 매립게이트형 트랜지스터의 소스영역 및 드레인영역 중 어느 하나의 영역을 포함한다. 제1콘택홀(35)은 비트라인콘택홀이라 약칭될 수 있다.
제1콘택홀(35) 아래의 노출된 제1활성영역(33C)이 리세스될 수 있다. 이에 따라, 비트라인콘택플러그가 연결될 제1활성영역(33C)의 표면은 스토리지노드콘택플러그가 연결될 제1활성영역(33C)의 표면보다 높이가 낮아진다.
비트라인구조물과 게이트구조물이 형성된다. 비트라인구조물과 게이트구조물은 동시에 형성될 수 있다. 메모리셀영역에 비트라인구조물이 형성된다. 비트라인구조물은 제1콘택플러그(37C), 제1배리어층(38C), 비트라인(39C) 및 비트라인하드마스크층(40C)을 포함한다. 주변회로영역에 게이트구조물이 형성된다. 게이트구조물은 게이트절연층(36), 제1게이트전극(37P), 제2배리어층(38P), 제2게이트전극(39P) 및 게이트하드마스크층(40P)을 포함한다. 게이트절연층(36)은 열산화(Thermal oxidation)를 통해 형성될 수 있다. 제1콘택플러그(37C)와 제1게이트전극(37P)은 동일 물질로 형성될 수 있다. 제1배리어층(38C)과 제2배리어층(38P)은 동일 물질로 형성될 수 있다. 비트라인(39C)과 제2게이트전극(39P)은 동일 물질로 형성될 수 있다. 비트라인하드마스크층(40C)과 게이트하드마스크층(40P)은 동일 물질로 형성될 수 있다. 제1콘택플러그(37C)는 제1콘택홀(35)을 부분적으로 채운다. 예를 들어, 제1콘택홀(35)을 채우도록 예비 제1콘택플러그를 형성한 후, 비트라인(39C)과 동일 선폭을 갖도록 예비 제1콘택플러그를 식각한다. 이에 따라, 제1콘택홀(35)의 측벽으로부터 갭을 갖고 제1콘택플러그(37C)가 형성된다.
제1콘택플러그(37C)는 리세스된 제1활성영역(13C) 상에 형성된다. 제1콘택플러그(37C)는 제1콘택홀(35)의 직경보다 작은 선폭을 갖는다. 따라서, 제1콘택플러그(37C) 주변에 갭(gap)이 형성된다. 제1콘택플러그(37C)와 제1게이트전극(37P)은 도펀트로 도핑된 폴리실리콘을 포함한다. 제1배리어층(38C) 및 제2배리어층(38P)은 티타늄함유물질을 포함한다. 비트라인(39C)과 제2게이트전극(39P)은 텅스텐함유물질을 포함한다. 비트라인하드마스크층(40C)과 게이트하드마스크층(40P)은 실리콘질화물을 포함할 수 있다. 제1콘택플러그(37C)는 비트라인콘택플러그라고 지칭될 수 있다.
상술한 바와 같이, 비트라인구조물과 게이트구조물이 동시에 형성된다.
다음으로, 비트라인구조물 및 게이트구조물 상에 제1스페이서층(50A)이 형성된다. 제1스페이서층(50A)은 절연물질을 포함한다. 제1스페이서층(50A)은 실리콘질화물을 포함할 수 있다. 제1스페이서층(50A)은 제1콘택플러그(37C) 주변의 갭을 채우면서 형성된다. 제1스페이서층(50A)을 형성하기 위해 복수의 실리콘질화물을 형성할 수도 있다.
비트라인구조물 사이에 분리층(51)이 형성된다. 분리층(51)은 비트라인구조물 사이의 공간을 채운다. 분리층(51)은 실리콘산화물 또는 실리콘질화물로 형성될 수 있다. 분리층(51)은 메모리셀영역(A)에만 잔류하도록 주변회로영역(B)에서 제거될 수 있다. 이를 위해 메모리셀영역(A)을 마스킹한 후 분리층(51)을 선택적으로 제거할 수 있다. 분리층(51)은 비트라인구조물의 상부 표면보다 낮게 리세스될 수 있다.
도 3b에 도시된 바와 같이, 분리층(51)을 포함한 전면에 제1희생스페이서층(52A)이 형성된다. 제1희생스페이서층(52A)은 제1스페이서층(50A)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제1희생스페이서층(52A)은 실리콘산화물(Silicon oxide)로 형성될 수 있다. 제1희생스페이서층(52A)은 50∼100Å의 두께로 형성될 수 있다. 제1희생스페이서층(52A)은 제1스페이서층(50A)보다 두껍다.
제1희생스페이서층(52A) 상에 제2희생스페이서층(53A)이 형성된다. 제2희생스페이서층(53A)은 제1스페이서층(50A) 및 제1희생스페이서층(52A)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제2희생스페이서층(53A)은 티타늄질화물(TiN)로 형성될 수 있다. 제2희생스페이서층(53A)은 50∼100Å의 두께로 형성될 수 있다. 제2희생스페이서층(53A)은 제1희생스페이서층(52A)과 두께가 동일할 수 있다. 제2희생스페이서층(53A)은 제1스페이서층(50A)보다 두껍다.
게이트구조물의 측벽에서 제1스페이서층(50A), 제1희생스페이서층(52A) 및 제2희생스페이층(53A)은 컨포멀하게 형성될 수 있다.
도 3c에 도시된 바와 같이, 제2희생스페이서(53)가 형성된다. 제2희생스페이서(53)는 제2희생스페이서층(53A)의 리세싱에 의해 형성된다. 에치백 공정에 의해 제2희생스페이서층(53A)이 리세싱될 수 있다. 이에 따라, 게이트구조물의 측벽에 제2희생스페이서(53)가 형성된다. 제2희생스페이서(53)의 높이는 게이트구조물의 상부 표면보다 낮게 제어될 수 있다. 제2희생스페이서(53)의 상부는 적어도 제2게이트전극(39P)의 상부보다 높다. 메모리셀영역(A)에서는 제2희생스페이서층(53A)이 대부분 제거될 수 있다.
도 3d에 도시된 바와 같이, 주변회로영역(B)을 마스킹한다. 예컨대, 제1마스크층(54)에 의해 주변회로영역(B)을 덮고 메모리셀영역(A)을 오픈시킨다. 제1마스크층(54)은 셀오픈마스크이다.
이어서, 메모리셀영역에서 잔류 제2희생스페이서층(53A), 제1희생스페이서층(52A) 및 분리층(51)을 제거한다. 잔류 제2희생스페이서층(53A)은 SC-1을 이용하여 스트립한다. 제1희생스페이서층(52A)은 불산 용액에 의해 제거될 수 있다.
이에 따라, 메모리셀영역(A)에는 제1스페이서층(50A)이 잔류한다. 주변회로영역(B)에는 제1스페이서층(50A), 제1희생스페이서층(52A) 및 제2희생스페이서(53)가 잔류한다.
도 3e에 도시된 바와 같이, 제1마스크층(54)이 제거된다. 제1마스크층(54)은 산소플라즈마에 의해 스트립된다.
제2스페이서층(55A)이 형성된다. 제2스페이서층(55A)은 제2희생스페이서(53)를 포함한 기판(31)의 전면에 형성된다. 제2스페이서층(55A) 상에 제3스페이서층(56A)이 형성된다. 제2스페이서층(55A)과 제3스페이서층(56A)은 게이트구조물 및 비트라인구조물 상에 형성된다. 제2스페이서층(55A)과 제3스페이서층(56A)은 절연물질을 포함한다. 제2스페이서층(55A)과 제3스페이서층(56A)은 각각 실리콘질화물과 실리콘산화물을 포함할 수 있다. 제2스페이서층(55A)에 의해 제2희생스페이서(53)가 외부로부터 밀폐된다. 제3스페이서층(56A)은 생략될 수도 있다. 제2스페이서층(55A)은 제1스페이서층(50A)과 두께가 동일할 수 있다. 제2스페이서층(55A)은 제1희생스페이서층(52A) 및 제2희생스페이서(53)보다 두께가 얇을 수 있다.
위와 같이, 게이트구조물의 상부와 측벽을 덮는 제1스페이서층(50A), 제1희생스페이서층(52A), 제2희생스페이서(53), 제2스페이서층(55A) 및 제3스페이서층(56A)을 포함하는 제1스페이서구조물이 형성된다. 비트라인구조물은 제1스페이서층(50A), 제2스페이서층(55A) 및 제3스페이서층(56A)을 포함하는 제2스페이서구조물에 의해 덮인다. 제1스페이서구조물과 제2스페이서구조물을 위한 제1스페이서층(50A), 제2스페이서층(55A) 및 제3스페이서층(56A)은 동시에 형성될 수 있다. 제2스페이서구조물은 제2희생스페이서(53) 및 제1희생스페이서층(52A)이 없는 구조이다.
다음으로, 제2층간절연층(57A)이 형성된다. 제2층간절연층(57A)은 비트라인구조물 사이를 보이드없이 갭필할 수 있도록 스핀온코팅법(Spin on coating)에 의해 형성될 수 있다. 제2층간절연층(57A)은 스핀온절연물(SOD)을 포함할 수 있다. 스핀온절연물은 후속하여 어닐될 수 있다.
도 3f에 도시된 바와 같이, 제1평탄화 공정이 수행된다. 제1평탄화공정이 수행된다. 제1평탄화공정은 화학적기계적연마(CMP)에 의해 수행될 수 있다.
제1평탄화공정에 의해 제2층간절연층(57A)이 평탄화된다. 평탄화된 제2층간절연층은 도면부호 '57B'와 같이 잔류하고, 이에 따라 게이트하드마스크층(40P) 및 비트라인하드마스크층(40C)을 노출시킬 수 있다. 제1평탄화공정을 진행할 때, 제2희생스페이서(53)가 노출되지 않도록 연마타겟을 조절한다. 제1평탄화공정에 의해 게이트하드마스크층(40P) 및 비트라인하드마스크층(40C) 상부면에서 제2스페이서층(55A), 제3스페이서층(56A), 제1스페이서층(50A), 제1희생스페이서층(52A)이 제거될 수 있다. 이에 따라, 게이트구조물의 측벽에 제1스페이서(50), 제2스페이서(55), 제3스페이서(56) 및 제1희생스페이서(52)가 형성될 수 있다. 비트라인구조물의 측벽에 제1스페이서(50), 제2스페이서(55) 및 제3스페이서(56)가 형성될 수 있다.
위와 같이, 제1평탄화공정을 수행하므로써, 게이트구조물의 측벽에 제1스페이서층(50), 제1희생스페이서층(52), 제2희생스페이서(53), 제2스페이서(55) 및 제3스페이서(56)를 포함하는 제1다층스페이서가 형성된다. 제2희생스페이서(53)는 게이트구조물의 측벽에 위치한다. 제1스페이서(50), 제1희생스페이서(52), 제2스페이서(55), 제3스페이서(56)는 기판(31)의 상부면을 덮도록 확장된 형태가 될 수 있다. 비트라인구조물의 측벽에 제1스페이서(50), 제2스페이서(55) 및 제3스페이서(56)를 포함하는 제2다층스페이서가 형성된다. 제2다층스페이서는 제1 및 제2희생스페이서(52, 53)가 없다. 비트라인구조물 사이에도 제2층간절연층(57B)이 잔류한다.
도 3g에 도시된 바와 같이, 주변회로영역(B)을 오픈시키는 제2마스크층(58)이 형성된다. 제2마스크층(58)에 의해 메모리셀영역(A)이 덮인다. 제2마스크층(58)은 감광막을 포함할 수 있다.
제2마스크층(58)을 이용하여 리세스 공정을 실시한다. 이때, 리세스 공정은 제2층간절연층(57B)을 선택적으로 리세스시키기 위한 공정을 포함할 수 있다. 리세스된 제2층간절연층(57)이 형성된다. 리세스 공정을 진행할 때, 실리콘산화물로 형성된 구조물들이 동시에 리세스될 수 있다. 예를 들어, 제1희생스페이서(52)와 제3스페이서(56)가 동시에 리세스된다. 제1희생스페이서(52), 제3스페이서(56) 및 제2층간절연층(57)이 실리콘산화물계 물질이므로, 실리콘산화물을 리세스시킬 수 있는 건식식각 또는 습식식각에 의해 리세스된다. 리세스 높이는 적어도 제1게이트전극(39P)의 상부 표면보다 높게 제어한다. 리세스 공정을 진행할 때, 제1스페이서(50) 및 제2스페이서(55)는 어택받지 않는다.
도 3h에 도시된 바와 같이, 제2마스크층(58)과 제2희생스페이서(53)가 제거된다. 제2희생스페이서(53)는 습식식각에 의해 제거될 수 있다. 예컨대, 황산 등을 이용하여 제2희생스페이서(53)가 제거된다. 제2희생스페이서(53)로 사용된 티타늄질화물은 황산에 의해 주변물질의 어택없이 용이하게 제거될 수 있다. 제2희생스페이서(53)를 제거함에 따라, 게이트구조물과 제2스페이서(55) 사이에 예비 에어갭(59A)이 형성된다.
도 3i에 도시된 바와 같이, 제1희생스페이서(52)의 일부를 제거한다. 제1희생스페이서(52)를 제거하기 위해 딥아웃 공정이 수행된다. 이에 따라, 에어갭(59)이 형성된다. 위와 같이, 제2희생스페이서(53)와 제1희생스페이서(52)가 제거된 공간에 에어갭(59)이 형성된다. 에어갭(59)은 게이트구조물의 측벽에 평행하게 연장되는 라인형상을 갖는다. 아울러, 에어갭(59)은 게이트구조물의 상부로부터 기판(31) 방향으로 폭이 다른 형상을 갖는다. 예컨대, 중간부 및 바텀부보다 탑부가 좁은 형상의 에어갭(59)이 형성된다. 에어갭(59) 형성 이후에, 기판(31) 상에는 제2스페이서(55)과 제1스페이서(50) 사이에 제1희생스페이서(52R)가 잔류할 수 있다.
위와 같은 에어갭(59)을 형성하는 동안에, 제2층간절연층(57)은 제2스페이서(55)의 리프팅을 억제하기 위한 지지대(Supporter) 역할을 수행할 수도 있다. 이로써, 에어갭(59)의 두께를 충분히 확보하여 에어갭(59)의 변형을 방지할 수 있다.
도 3j에 도시된 바와 같이, 캡핑층(60)이 형성된다. 캡핑층(60)은 에어갭(59)의 탑부를 캡핑한다. 캡핑층(60)은 단차피복성이 열악한 방법에 의해 형성될 수 있고, 이로써 에어갭(59)의 중간부 및 바텀부를 채우지 않고 형성될 수 있다. 캡핑층(60)은 USG를 포함할 수 있다. 캡핑층(60)은 에어갭(59)을 캡핑하면서 게이트구조물의 상부를 덮는다. 캡핑층(60)의 일부는 제2층간절연층(57) 상에 형성될 수 있다. 캡핑층(60)은 메모리셀영역의 상부를 덮을 수 있다.
도 3k에 도시된 바와 같이, 제3층간절연층(61A)이 형성된다. 제3층간절연층(61A)은 실리콘산화물을 포함할 수 있다. 제3층간절연층(61A)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다. 제3층간절연층(61A)에 의해 캡핑층(60)이 보호된다. 제3층간절연층(61A)을 형성할 때, 캡핑층(60)에 의해 에어갭(59)이 보호된다.
도 3l에 도시된 바와 같이, 제2평탄화 공정이 수행된다. 이때, 제2평탄화 공정에 의해 제3층간절연층(61A)을 평탄화된다. 제2층간절연층(61A)의 평탄화 공정은 게이트하드마스크층(40P)에서 정지하도록 한다. 제2층간절연층은 도면부호 '61'과 같이 잔류한다.
위와 같이, 제2평탄화 공정이 수행됨에 따라, 에어갭(59)을 캡핑하는 제1캡핑층(60A)과 제2스페이서(55)의 외측을 캡핑하는 제2캡핑층(60B)이 형성된다. 제1캡핑층(60A)과 제2캡핑층(60B)은 게이트구조물의 측벽에 평행하게 연장되는 라인 형상을 갖는다. 제2캡핑층(60B)은 에어갭(59)의 캡핑안정성을 강화시킨다. 제2캡핑층(60B)은 외캡핑층이라고 지칭될 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
상술한 실시예들에 따른 반도체장치는 전자장치에 내장될 수 있다. 전자장치는 복수의 트랜지스터를 포함한다. 전자장치는 복수의 PMOSFET, 복수의 NMOSFET 및 복수의 CMOSFET를 포함할 수 있다. PMOSFET, NMOSFET 및 CMOSFET은 본 실시예들에 따른 에어갭을 구비한 트랜지스터를 포함할 수 있다. 에어갭에 의해 기생캐패시턴스가 감소된 트랜지스터를 포함함에 따라 전자장치는 소형화에 대응하여 빠른 동작속도를 구현할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
31 : 기판 32C, 32P : 소자분리층
33C, 33P : 활성영역 34 : 제1층간절연층
35 : 콘택홀 36 : 게이트절연층
37C : 콘택플러그 37P : 제1게이트전극
38C : 제1배리어층 38P : 제2배리어층
39C : 비트라인 39P : 제2게이트전극
40C : 비트라인하드마스크층 40P : 게이트하드마스크층
50 : 제1스페이서 55 : 제2스페이서
56 : 제3스페이서 59 : 에어갭
60A : 제1캡핑층 60B : 제2캡핑층

Claims (20)

  1. 기판 상에 게이트구조물을 형성하는 단계;
    상기 게이트구조물의 측벽을 덮는 제1희생스페이서 및 상기 제1희생스페이서의 측벽에 위치하며 상기 게이트구조물의 상부 표면보다 낮게 리세스된 제2희생스페이서를 포함하는 다층 스페이서를 형성하는 단계;
    상기 제1희생스페이서와 제2희생스페이서를 제거하여 탑부가 좁은 형상의 에어갭을 형성하는 단계;
    상기 에어갭의 탑부를 캡핑하는 캡핑층을 형성하는 단계; 및
    상기 다층 스페이서의 탑부 외측에 외캡핑층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 다층 스페이서를 형성하는 단계는,
    상기 게이트구조물 및 기판 상에 제1스페이서층을 형성하는 단계;
    상기 제1스페이서층 상에 제1희생스페이서층을 형성하는 단계;
    상기 제1희생스페이서층 상에 제2희생스페이서층을 형성하는 단계;
    상기 게이트구조물의 상부 표면보다 낮은 제2희생스페이서를 형성하기 위해 상기 제2희생스페이서층을 리세싱하는 단계;
    상기 제2희생스페이서를 포함한 전면에 제2스페이서층을 형성하는 단계; 및
    상기 게이트구조물의 상부 표면을 노출시키기 위해 상기 제1스페이서층, 제1희생스페이서층 및 제2스페이서층을 평탄화하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1스페이서층 및 제2스페이서층은 상기 제1희생스페이서층 및 제2희생스페이서층에 대해 식각선택비를 갖는 물질로 형성하는 반도체장치 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1스페이서층과 제2스페이서층은 실리콘질화물로 형성하는 반도체장치 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1희생스페이서는 실리콘산화물로 형성하고, 상기 제2희생스페이서는 티타늄질화물로 형성하는 반도체장치 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1희생스페이서층과 제2희생스페이서층은 상기 제1스페이서층 및 제2스페이서층보다 두껍게 형성하는 반도체장치 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 캡핑층은 단차피복성이 열악한 물질로 형성하는 반도체장치 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어갭을 형성하는 단계 이전에,
    상기 다층 스페이서를 포함한 전면에 층간절연층을 형성하는 단계; 및
    상기 층간절연층을 리세스시키는 단계를 더 포함하고,
    상기 층간절연층을 리세스시키는 단계에서 상기 제1희생스페이서를 리세스시키는 반도체장치 제조 방법.
  9. 제1영역과 제2영역을 포함하는 기판을 준비하는 단계;
    상기 제1영역의 기판 상에 비트라인구조물을 형성하는 단계;
    상기 제2영역의 기판 상에 게이트구조물을 형성하는 단계;
    상기 게이트구조물의 측벽을 덮는 제1희생스페이서 및 상기 제1희생스페이서의 측벽에 위치하며 상기 게이트구조물의 상부 표면보다 낮게 리세스된 제2희생스페이서를 포함하는 제1다층스페이서를 형성하는 단계;
    상기 비트라인구조물의 측벽을 덮는 제2다층스페이서를 형성하는 단계;
    상기 제1희생스페이서와 제2희생스페이서를 제거하여 상기 게이트구조물의 측벽에 탑부가 좁은 형상의 에어갭을 형성하는 단계;
    상기 에어갭의 탑부를 캡핑하는 캡핑층을 형성하는 단계; 및
    상기 제1다층스페이서의 탑부 외측에 외캡핑층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1다층스페이서를 형성하는 단계는,
    상기 게이트구조물 상에 제1스페이서층을 형성하는 단계;
    상기 제1스페이서층 상에 제1희생스페이서층을 형성하는 단계;
    상기 제1희생스페이서층 상에 제2희생스페이서층을 형성하는 단계;
    상기 게이트구조물의 상부 표면보다 낮은 제2희생스페이서를 형성하기 위해 상기 제2희생스페이서층을 리세싱하는 단계;
    상기 제2희생스페이서 및 제1희생스페이서층을 포함한 제1스페이서층 상에 제2스페이서층을 형성하는 단계;
    상기 제2스페이서층 상에 층간절연층을 형성하는 단계;
    상기 게이트구조물의 상부 표면을 노출시키기 위해 상기 제1스페이서층, 제1희생스페이서층 및 제2스페이서층을 평탄화하는 단계; 및
    상기 층간절연층과 제1희생스페이서층의 리세싱 단계
    를 포함하는 반도체장치 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1다층스페이서를 형성하는 단계에서,
    상기 제2다층스페이서를 형성하는 단계를 동시에 진행하되, 상기 제2다층스페이서는 상기 제1스페이서층과 제2스페이서층을 포함하는 반도체장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1스페이서층과 제2스페이서층은 실리콘질화물로 형성하는 반도체장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1희생스페이서층은 실리콘산화물로 형성하고, 상기 제2희생스페이서층은 티타늄질화물로 형성하는 반도체장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1희생스페이서층과 제2희생스페이서층은 상기 제1스페이서층 및 제2스페이서층보다 두껍게 형성하는 반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 캡핑층은 단차피복성이 열악한 물질로 형성하는 반도체장치 제조 방법.
  16. 기판 상의 게이트전극 및 상기 게이트전극 상의 하드마스크층을 포함하는 게이트구조물;
    상기 게이트구조물의 측벽에 위치하는 제1스페이서, 제2스페이서 및 상기 제1스페이서와 제2스페이서 사이의 에어갭을 포함하는 다층 스페이서;
    상기 에어갭을 캡핑하는 캡핑층; 및
    상기 제2스페이서의 상부 외측에 위치하는 외캡핑층을 포함하고,
    상기 에어갭은 바텀부, 상기 바텀부 상의 중간부 및 상기 중간부 상의 탑부를 포함하고,
    상기 에어갭의 탑부는 중간부 및 바텀부보다 작은 폭을 갖고,
    상기 에어갭의 탑부는 상기 캡핑층에 의해 캡핑된,
    반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 에어갭은 상기 게이트구조물의 측벽에 평행하게 연장되는 라인형상을 갖는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 에어갭의 바텀부와 중간부는 상기 게이트전극의 측벽에서 상기 제1스페이서와 제2스페이서 사이에 위치하고,
    상기 에어갭의 탑부는 상기 하드마스크층의 측벽에서 상기 제1스페이서와 제2스페이서 사이에 위치하는
    반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제1스페이서와 제2스페이서는,
    실리콘질화물을 포함하는 반도체장치.
  20. 삭제
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