DE102017120886B4 - Integrierter Chip umfassend Gatestrukturen mit Seitenwandspacer und Herstellungsverfahren - Google Patents

Integrierter Chip umfassend Gatestrukturen mit Seitenwandspacer und Herstellungsverfahren Download PDF

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Abstract

Verfahren (1100) zum Ausbilden eines integrierten Chips, umfassend:Ausbilden einer ersten Gatestruktur (104) und einer zweiten Gatestruktur (110) über einem Substrat,Ausbilden eines Seitenwandspacermaterials (502) über der ersten Gatestruktur (104) und über der zweiten Gatestruktur (110),Durchführen eines ersten Ätzprozesses (602) an dem Seitenwandspacermaterial (502), um einen ersten Zwischenseitenwandspacer (604), der die erste Gatestruktur (104) umgibt, auszubilden und einen zweiten Seitenwandspacer (112), der die zweite Gatestruktur (110) umgibt, auszubilden,Ausbilden eines Maskierungsmaterials (702) über dem Substrat (102), wobei ein Teil des ersten Zwischenseitenwandspacers (604) nach außen von dem Maskierungsmaterial (702) hervorsteht und der zweite Seitenwandspacer (112) vollständig mit dem Maskierungsmaterial (702) abgedeckt wird, undDurchführen eines zweiten Ätzprozesses (802) an dem Teil des ersten Zwischenseitenwandspacers (604), der nach außen von dem Maskierungsmaterial (702) hervorsteht, um einen ersten Seitenwandspacer (106) auszubilden, der unterhalb einer ersten obersten Fläche (104u) der ersten Gatestruktur (104) ausgespart ist.

Description

  • STAND DER TECHNIK
  • Um die Funktionsweise von integrierten Chips zu verbessern, erhöhte die Halbleiterindustrie kontinuierlich die Anzahl der Transistoren, die sich auf einem integrierten Chip befinden. Um eine größere Anzahl von Transistoren auf einem integrierten Chip zu erzielen, ohne eine Größe des integrierten Chips wesentlich zu erhöhen, musste die Halbleiterindustrie auch kontinuierlich die minimale Merkmalgröße von integrierten Chipkomponenten reduzieren. Zum Beispiel wurde die minimale Gatebreite eines Transistors von einigen Duzend Mikrometern in den 1980-er Jahren auf einige Duzend Nanometer in fortgeschrittenen Technologieknoten (z.B. in 22-nm-Knoten, 16-nm-Knoten usw.) reduziert.
  • Die CN 102543878 A offenbart ein Herstellungsverfahren, wobei ein Substrat bereitgestellt wird, das verschiedene Bereiche umfasst, wobei eine Vielzahl von Gittern mit Durchgangswänden auf dem Substrat gebildet sind.
  • Die KR 1020020032784 A offenbart ein Verfahren zur Herstellung einer Halbleitervorrichtung, um die Bildung eines Steckerknotens in einem Zellbereich zu ermöglichen.
  • Die US 2002 / 0 024 093 A1 betrifft eine Halbleitervorrichtung mit einem selbstausrichtenden Kontakt und einem Verfahren zu deren Herstellung.
  • Die US 2002 / 0 033 495 A1 betrifft eine Technologie zur Verhinderung des Anstiegs der Schwellenspannung des Transistors eines Zellbereichs.
  • Die US 2004 / 0 058 522 A1 betrifft Vorrichtungen für integrierte Schaltungen und Verfahren zu ihrer Herstellung und offenbart, eine Isolationsschicht selektiv zu ätzten, um die selbstausrichtende Kontaktfläche neben einem Halbleiterbereich zu vergrößern.
  • Die US 2006 / 0 284 229 A1 betrifft in einer Ausführungsform eine Halbleitervorrichtung mit einer Vielzahl von Gate-Elektroden, die auf einem Halbleitersubstrat gebildet sind, einschließlich eines Zellbereichs, eines Kernbereichs und eines peripheren Schaltungsbereichs sowie von Source/Drain-Bereichen.
  • Die US 2011 / 0 159 677 A1 betrifft die Herstellung eines Landesteckerkontaktes in einer Halbleiterspeichervorrichtung.
  • Die US 2015 / 0 228 754 A1 betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung und beinhaltet das Bilden einer Gate-Struktur über einem Substrat und das Bilden eines mehrschichtigen Seitenwandabstandshalters.
  • Die US 2017 / 0 179 142 A1 betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten: Bereitstellen einer Abstandshalterstruktur auf einer ersten Seite einer Stapelstruktur und Bereitstellen einer Ätzstoppschicht.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips, der Seitenwandspacer aufweist, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern.
    • 2 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips, der Seitenwandspacer aufweist, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern.
    • 3A bis 3B zeigen einige zusätzliche Ausführungsformen eines integrierten Chips, der Seitenwandspacer aufweist, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern.
    • 4 bis 10 zeigen einige Ausführungsformen von Querschnittsansichten, die ein Verfahren zum Ausbilden eines integrierten Chips darstellen, der Seitenwandspacer aufweist, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern.
    • 11 zeigt einige Ausführungsformen eines Ablaufdiagramms eines Verfahrens zum Ausbilden eines integrierten Chips, der Seitenwandspacer aufweist, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • In den letzten Jahren hat die kontinuierliche Reduzierung der minimalen Merkmalsgrößen von integrierten Chips viele Prozesse der Halbleiterfertigung erschwert. Da sich zum Beispiel ein minimaler Gate-Pitch verringerte, nahm auch der Abstand zwischen benachbarten Gatestrukturen ab. In vielen modernen integrierten Chips verringerte sich der Abstand zwischen benachbarten Gatestrukturen, so dass er kleiner ist als Höhen der Gatestrukturen, was zu einem Graben mit einem hohen Aspektverhältnis zwischen den benachbarten Gatestrukturen führt. Es ist schwierig, den Graben mit einem hohen Aspektverhältnis mit einem dielektrischen Material zu füllen, ohne Defekte (z.B. Hohlräume) in dem dielektrischen Material zu erzeugen.
  • Solche Defekte wirken sich nachteilig auf integrierte Chips aus. Um zum Beispiel einen leitfähigen Kontakt auf Source-/Draingebieten auszubilden, wird das dielektrische Material zwischen benachbarten Gatestrukturen geätzt, um ein Kontaktloch zu bilden, und ein leitfähiges Material wird innerhalb des Kontaktlochs ausgebildet. Wenn jedoch Hohlräume in dem dielektrischen Material vorhanden sind, können die Hohlräume während des Ausbildens der leitfähigen Kontakte mit dem leitfähigen Material gefüllt werden. Wenn die Hohlräume mit dem leitfähigen Material gefüllt werden, wird ein Abstand zwischen dem leitfähigen Material und den umgebenden Gatestrukturen reduziert. Eine Reduzierung eines Abstands zwischen dem leitfähigen Material und den umgebenden Gatestrukturen reduziert eine Dicke des dielektrischen Materials zwischen dem leitfähigen Material und den Gatestrukturen und kann daher zu einer höheren Rate eines zeitabhängigen dielektrischen Durchschlags (Time Dependent Dielectric Breakdown, TDDB) und einem Vorrichtungsausfall führen.
  • Die vorliegende Offenbarung betrifft in verschiedenen Ausführungsformen ein Verfahren zum Ausbilden von Seitenwandspacern, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern, und eine zugehörige Vorrichtung. In einigen Ausführungsformen umfasst das Verfahren ein Abscheiden eines Seitenwandspacermaterials über mehreren ersten und zweiten Gatestrukturen. Ein erster Ätzprozess wird an dem Seitenwandspacermaterial durchgeführt, um mehrere erste Zwischenseitenwandspacer, die die mehreren ersten Gatestrukturen umgeben, und mehrere zweite Seitenwandspacer, die die mehreren zweiten Gatestrukturen umgeben, auszubilden. Ein Maskierungsmaterial wird über dem Substrat ausgebildet. Teile der mehreren ersten Zwischenseitenwandspacer stehen nach außen von dem Maskierungsmaterial hervor, während die mehreren zweiten Seitenwandspacer vollständig mit dem Maskierungsmaterial abgedeckt werden. Ein zweiter Ätzprozess wird dann an den Teilen der mehreren ersten Zwischenseitenwandspacer, die nach außen von dem Maskierungsmaterial hervorstehen, durchgeführt, um mehrere erste Seitenwandspacer auszubilden, die unterhalb oberster Flächen der mehreren ersten Gatestrukturen ausgespart sind. Ein Aussparen der mehreren ersten Seitenwandspacer unterhalb oberster Flächen der mehreren ersten Gatestrukturen erleichtert es, ein dielektrisches Material zwischen benachbarten von den mehreren ersten Gatestrukturen auszubilden, ohne Defekte in dem dielektrischen Material zu bilden.
  • 1 zeigt eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips 100, der Seitenwandspacer aufweist, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern.
  • Der integrierte Chip 100 umfasst mehrere erste Gatestrukturen 104 und mehrere zweite Gatestrukturen 110, die über einem Substrat 102 angeordnet sind. Die mehreren ersten Gatestrukturen 104 weisen eine erste Höhe 108 auf, die sich zwischen dem Substrat 102 und obersten Flächen 104U der mehreren ersten Gatestrukturen 104 erstreckt. Die mehreren zweiten Gatestrukturen weisen eine zweite Höhe 114 auf, die sich zwischen dem Substrat 102 und obersten Flächen 110u der mehreren zweiten Gatestrukturen 110 erstreckt. Die zweite Höhe 114 ist kleiner als die erste Höhe 108. Da die zweite Höhe 114 kleiner ist als die erste Höhe 108, sind oberste Flächen 110u der mehreren zweiten Gatestrukturen 110 vom Substrat 102 durch einen kleineren Abstand getrennt als oberste Flächen 104u der mehreren ersten Gatestrukturen 104.
  • Die mehreren ersten Gatestrukturen 104 sind durch mehrere erste Seitenwandspacer 106 umgeben, die äußerste Seitenwände aufweisen, welche seitlich voneinander getrennt sind. In einigen Ausführungsformen stehen die mehreren ersten Seitenwandspacer 106 mit Seitenwänden der mehreren ersten Gatestrukturen 104 in Kontakt. Die mehreren ersten Seitenwandspacer 106 erstrecken sich entlang von Seiten der mehreren ersten Gatestrukturen 104 bis zu einer Höhe, die unterhalb der obersten Flächen 104u der mehreren ersten Gatestrukturen 104 um einen ersten Abstand 124 ausgespart ist. In einigen Ausführungsformen sind Oberseiten der mehreren ersten Seitenwandspacer 106 entlang einer oder mehrerer horizontalen Ebenen 125 angeordnet, die zwischen den obersten Flächen 104u der mehreren ersten Gatestrukturen 104 und den obersten Flächen 110u der mehreren zweiten Gatestrukturen 110 vertikal sind. Zum Beispiel können die eine oder die mehreren horizontalen Ebenen 125 der erste Abstand 124 unterhalb der obersten Flächen 104u der mehreren ersten Gatestrukturen 104 und ein zweiter Abstand 126 oberhalb der obersten Flächen 110u der mehreren zweiten Gatestrukturen 110 sein.
  • Die mehreren zweiten Gatestrukturen 110 sind durch mehrere zweite Seitenwandspacer 112 umgeben, die seitlich voneinander getrennt sind. In einigen Ausführungsformen stehen die mehreren zweiten Seitenwandspacer 112 mit Seitenwänden der mehreren zweiten Gatestrukturen 110 in Kontakt. Die mehreren zweiten Seitenwandspacer 112 sind unterhalb oberster Flächen 110u der mehreren zweiten Gatestrukturen 110 um einen zweiten Abstand, der kleiner ist als der erste Abstand 124, ausgespart. In einigen Ausführungsformen sind die mehreren zweiten Seitenwandspacer 112 unterhalb oberster Flächen 110u der mehreren zweiten Gatestrukturen 110 um einen zweiten Abstand, der ungefähr null beträgt, ausgespart. In solchen Ausführungsformen erstrecken sich die mehreren zweiten Seitenwandspacer 112 entlang von Seiten der mehreren zweiten Gatestrukturen 110 bis zu einer Höhe, die im Wesentlichen der zweiten Höhe 114 der mehreren zweiten Gatestrukturen 110 gleicht.
  • Eine dielektrische Struktur wird über dem Substrat 102 angeordnet. Die dielektrische Struktur umfasst eine erste dielektrische Zwischenschicht (ILD) 116 über dem Substrat 102 und eine zweite ILD-Schicht 120 über der ersten ILD-Schicht 116. Die erste ILD-Schicht 116 umgibt die mehreren ersten Gatestrukturen 104 und die mehreren zweiten Gatestrukturen 110, während die zweite ILD-Schicht 120 mehrere Metallverbindungsdrähte 122 umgibt. In einigen Ausführungsformen erstrecken sich leitfähige Kontakte 118 durch die erste ILD-Schicht 116 von den mehreren Metallverbindungsdrähten 122 zu Source-/Draingebieten 128 zwischen benachbarten von den mehreren ersten Gatestrukturen 104 und zwischen benachbarten von den mehreren zweiten Gatestrukturen 110.
  • Da die mehreren ersten Seitenwandspacer 106 unterhalb oberster Flächen 104u der mehreren ersten Gatestrukturen 104 ausgespart sind, ist die erste ILD-Schicht 116 in der Lage, Bereiche zwischen benachbarten von den mehreren ersten Gatestrukturen 104 zu füllen, während eine Hohlraumbildung innerhalb der ersten ILD-Schicht 116 gemildert wird. Eine Milderung von Hohlraumbildung innerhalb der ersten ILD-Schicht 116 verbessert elektrische Isolation zwischen den leitfähigen Kontakten 118 und den mehreren ersten Gatestrukturen 104 und verbessert daher die Zuverlässigkeit (z.B. mildert TDDB) des integrierten Chips 100.
  • 2 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 200, der Seitenwandspacer aufweist, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern.
  • Der integrierte Chip 200 umfasst mehrere erste Gatestrukturen 104 und mehrere zweite Gatestrukturen 110, die über einem Substrat 102 angeordnet sind. Die mehreren ersten Gatestrukturen 104 und die mehreren zweiten Gatestrukturen 110 werden über Kanalgebieten 130 angeordnet, die sich zwischen Source-/Draingebieten 128 innerhalb des Substrats 102 erstrecken. Die mehreren ersten Gatestrukturen 104 können eine erste Höhe aufweisen und die mehreren zweiten Gatestrukturen 110 können eine kleinere, zweite Höhe aufweisen. In einigen Ausführungsformen können die mehreren ersten Gatestrukturen 104 Flash-Speicher-Gatestrukturen umfassen, die innerhalb eines eingebetteten Speichergebiets 103 des Substrats 102 angeordnet sind, und die mehreren zweiten Gatestrukturen 110 können Logikgatterstrukturen umfassen, die innerhalb eines Logikgebiets 109 des Substrats 102 angeordnet sind.
  • In solchen Ausführungsformen umfassen die mehreren ersten Gatestrukturen 104 ein Tunneldielektrikum 202 über dem Substrat 102, eine Floating-Gate-Elektrode 204, die vom Substrat 102 durch das Tunneldielektrikum 202 getrennt ist, ein Zwischenelektroden-Dielektrikum 206 über der Floating-Gate-Elektrode 204, und eine Steuergate-Elektrode 208 über dem Zwischenelektroden-Dielektrikum 206. Da die Floating-Gate-Elektrode 204 von einem darunterliegenden der Kanalgebiete 130 durch das Tunneldielektrikum 202 elektrisch isoliert ist, können Ladungen darauf gefangen werden. Die gefangenen Ladungen zeigen einen Datenzustand an, der durch die Floating-Gate-Elektrode 204 gespeichert wird. Zum Beispiel wird, um eine Speicherzelle auszulesen, eine Spannung an die Steuergateelektrode 208. Da eine Leitfähigkeit des darunterliegenden der Kanalgebiete 130 durch Ladungen auf der Floating-Gate-Elektrode 204 beeinflusst wird, kann ein Stromfluss durch das Kanalgebiet gemessen werden und zum Bestimmen eines gespeicherten Datenzustands verwendet werden.
  • In einigen Ausführungsformen kann das Tunneldielektrikum 202 ein dielektrisches Material, wie z.B. ein Oxid (z.B. Siliziumdioxid), ein Nitrid oder dergleichen, umfassen. In einigen Ausführungsformen können die Floating-Gate-Elektrode 204 und die Steuergateelektrode 208 Polysilizium oder dergleichen umfassen. In einigen Ausführungsformen kann das Zwischenelektroden-Dielektrikum 206 eine gestapelte Schicht umfassen, die eine zwischen Oxidschichten angeordnet Nitridschicht (d.h. eine ,ONO‘-Schicht) umfasst. In anderen Ausführungsformen kann das Zwischenelektroden-Dielektrikum 206 andere gestapelte Schichten umfassen, wie z.B. zwischen dielektrischen Schichten angeordnete Silizium-Dots oder dergleichen.
  • Mehrere erste Seitenwandspacer 106 werden entlang von Seiten der mehreren ersten Gatestrukturen 104 angeordnet. Die mehreren ersten Seitenwandspacer 106 sind unterhalb oberster Flächen der mehreren ersten Gatestrukturen 104 um einen ersten Abstand 124 ausgespart. In einigen Ausführungsformen kann der Abstand 124 in einem Bereich von zwischen ungefähr 5 Nanometer (nm) und ungefähr 25 Nanometer (nm) liegen. In einigen zusätzlichen Ausführungsformen kann der erste Abstand 124 in einem Bereich von zwischen ungefähr 10 nm und ungefähr 20 nm liegen. In einigen Ausführungsformen erstrecken sich die mehreren ersten Seitenwandspacer 106 entlang der mehreren ersten Gatestrukturen 104 zu Positionen zwischen obersten Flächen des Zwischenelektroden-Dielektrikums 206 und der Steuergateelektrode 208, so dass die Steuergateelektrode 208 nach außen von dem Raum zwischen Innenseitenwänden der mehreren ersten Seitenwandspacer 106 hervorsteht.
  • Die mehreren zweiten Gatestrukturen 110 umfassen ein Gatedielektrikum 210, das über dem Substrat 102 angeordnet ist, und eine Gateelektrode 212, die vom Substrat 102 durch das Gatedielektrikum 210 getrennt ist. Mehrere zweite Seitenwandspacer 112 werden entlang der mehreren zweiten Gatestrukturen 110 angeordnet. In einigen Ausführungsformen erstrecken sich die mehreren zweiten Seitenwandspacer 112 entlang der mehreren zweiten Gatestrukturen 110 bis zu Positionen, die im Wesentlichen auf die obersten Flächen der Gateelektrode 212 ausgerichtet sind. In einigen Ausführungsformen kann die Gateelektrode 212 Polysilizium umfassen und das Gatedielektrikum 210 kann ein Dielektrikum (ein Oxid, ein Nitrid oder dergleichen) umfassen. In anderen Ausführungsformen kann die Gateelektrode 212 ein Metall (z.B. Aluminium, Platin, Ruthenium oder dergleichen) umfassen und das Gatedielektrikum 210 kann ein High-k-Dielektrikumsmaterial (z.B. Hafniumdioxid (HfO2), Zirkoniumdioxid (ZrO2) und Titandioxid (TiO2) oder dergleichen) umfassen. In einigen Ausführungsformen können die mehreren ersten und zweiten Seitenwandspacer 106 und 112 ein gleiches Material umfassen. Zum Beispiel können die mehreren ersten und zweiten Seitenwandspacer 106 und 112 ein Oxid (z.B. Siliziumdioxid usw.), ein Nitrid (z.B. Siliziumnitrid, Siliziumoxinitrid, usw.) oder dergleichen umfassen.
  • Eine Kontakt-Ätzstoppschicht (CESL) 214 wird über dem Substrat 102 angeordnet, und eine erste dielektrische Zwischenschicht (ILD) 116 befindet sich über der CESL 214. In einigen Ausführungsformen steht die CESL 214 mit Seitenwänden der mehreren ersten Gatestrukturen 104 und der mehreren ersten Seitenwandspacer 106 in Kontakt. Mehrere leitfähige Kontakte 118a bis 118c sind innerhalb der ersten ILD-Schicht 116 angeordnet. Die mehreren leitfähigen Kontakte 118a bis 118c umfassen erste leitfähige Kontakte 118a, die sich zu den Steuergateelektroden 208 erstrecken, und zweite leitfähige Kontakte 118b, die sich zu den Gateelektroden 212 erstrecken. Die mehreren leitfähigen Kontakte 118a bis 118c umfassen ferner dritte leitfähige Kontakte 118c, die sich zwischen benachbarten von den mehreren ersten Gatestrukturen 104 und zwischen benachbarten von den mehreren zweiten Gatestrukturen 110 zu den Source-/Draingebieten 128 innerhalb des Substrats 102 erstrecken. Eine zusätzliche Ätzstoppschicht 216 trennt die erste ILD-Schicht 116 von einer zweiten ILD-Schicht 120 über der ersten ILD-Schicht 116. Ein oder mehrere Metallverbindungsdrähte 122 werden innerhalb der zweiten ILD-Schicht 120 angeordnet.
  • Obwohl 2 die mehreren ersten Gatestrukturen 104 und die mehreren zweiten Gatestrukturen 110 derart darstellt, dass sie bestimmte Schichten und/oder Formen aufweisen, wird es offensichtlich sein, dass die mehreren ersten Gatestrukturen 104 und die mehreren zweiten Gatestrukturen 110 nicht auf die in 2 dargestellten Strukturen beschränkt sind. Vielmehr können in alternativen Ausführungsformen die mehreren ersten Gatestrukturen 104 und die mehreren zweiten Gatestrukturen 110 andere Formen aufweisen und/oder sie können zusätzliche Schichten oder weniger Schichten aufweisen. Zum Beispiel können in einigen Ausführungsformen sowohl die mehreren ersten Gatestrukturen 104 als auch die mehreren zweiten Gatestrukturen 110 Logikgatterstrukturen sein, die aufgrund verschiedener Dicken der Gatedielektrikumsschichten, Gateelektroden und/oder Hartmasken verschiedene Höhen aufweisen (z.B. können die mehreren ersten Gatestrukturen 104 mit Hochvolt-Transistoren assoziiert sein und die mehreren zweiten Gatestrukturen 110 können mit Transistoren niedrigerer Spannung, die dünnere Gatedielektrika aufweisen, assoziiert sein).
  • 3A bis 3B zeigen einige zusätzliche Ausführungsformen eines integrierten Chips, der Seitenwandspacer aufweist, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern.
  • Wie in der Querschnittsansicht 300 von 3A dargestellt, umfasst der integrierte Chip mehrere erste Gatestrukturen 104, die eine erste Höhe aufweisen, und mehrere zweite Gatestrukturen 110, die eine zweite Höhe aufweisen, die kleiner ist als die erste Höhe.
  • Mehrere erste Seitenwandspacer 302 (die z.B. den mehreren ersten Seitenwandspacern 106 entsprechen) umgeben die mehreren ersten Gatestrukturen 104, und mehrere zweite Seitenwandspacer 304 (die z.B. den mehreren zweiten Seitenwandspacern 112 entsprechen) umgeben die mehreren zweiten Gatestrukturen 110. In einigen Ausführungsformen können die mehreren ersten Seitenwandspacer 302 einen ersten unteren Bereich 302a und einen ersten oberen Bereich 302b über dem ersten unteren Bereich 302a aufweisen. Die mehreren zweiten Seitenwandspacer 304 können einen zweiten unteren Bereich 304a und einen zweiten oberen Bereich 304b über dem zweiten unteren Bereich 304a aufweisen. Der erste obere Bereich 302b und der zweite obere Bereich 304b weisen abgewinkelte äußere Seitenwände auf, die jeweils veranlassen, dass sich Breiten der mehreren ersten Seitenwandspacer 302 und der mehreren zweiten Seitenwandspacer 304 über Höhen jeweils des ersten oberen Bereichs 302b und des zweiten oberen Bereichs 304b monoton verringern.
  • Der erste untere Bereich 302a und der erste obere Bereich 302b treffen sich entlang einer horizontalen Ebene 303, die über obersten Flächen der mehreren zweiten Gatestrukturen 110 liegt. In einigen Ausführungsformen können die Seitenwände des ersten unteren Bereichs 302a und des ersten oberen Bereichs 302b durch einen Vorsprung 306 verbunden sein. In anderen Ausführungsformen können die Seitenwände des ersten unteren Bereichs 302a und des ersten oberen Bereichs 302b direkt verbunden sein.
  • Die mehreren ersten Seitenwandspacer 302 weisen ein erstes Querschnittsprofil auf, das eine andere Form und Größe aufweist als ein zweites Querschnittsprofil der mehreren zweiten Seitenwandspacer 304. Zum Beispiel kann in einigen Ausführungsformen eine erste Linie 308, die sich zwischen Enden einer Seitenwand des ersten oberen Bereichs 302b erstreckt, eine erste Neigung aufweisen, die größer ist als eine Neigung einer zweiten Linie 310, die sich zwischen Enden einer Seitenwand des zweiten oberen Bereichs 304b erstreckt. In einigen Ausführungsformen kann eine Winkeldifferenz 0 zwischen der ersten Linie 308 und einer horizontalen Linie in einem Bereich zwischen ungefähr 55° und ungefähr 65° liegen, während eine Winkeldifferenz Φ zwischen der zweiten Linie 310 und einer horizontalen Linie in einem Bereich von zwischen ungefähr 45° und ungefähr 50° liegen kann. In einigen zusätzlichen Ausführungsformen weist eine Seitenwand des ersten oberen Bereichs 302b eine kleinere Krümmung auf als eine Seitenwand des zweiten oberen Bereichs 304b. Zum Beispiel weist die Seitenwand des ersten oberen Bereichs 302b eine erste Abweichung von der ersten Linie 308 auf, die kleiner ist als eine zweite Abweichung der Seitenwand des zweiten oberen Bereichs 304b von der zweiten Linie 310.
  • In einigen Ausführungsformen weist die Seitenwand des ersten oberen Bereichs 302b ein lineares Segment auf, das sich entlang eines von null verschiedenen Abstands der Seitenwand erstreckt. Das lineare Segment und die verhältnismäßig große Neigung der Seitenwand des ersten oberen Bereichs 302b bewirken, dass die mehreren ersten Seitenwandspacer 302 eine Öffnung definieren, die eine ‚V‘ -Form zwischen benachbarten von den mehreren ersten Gatestrukturen 104 aufweist. Die ‚V‘ -Form der Öffnung reduziert ein Aspektverhältnis eines Spalts zwischen benachbarten von den mehreren ersten Seitenwandspacern 302, und verleiht daher den mehreren ersten Seitenwandspacern 302a eine Geometrie, die ein einfacheres Füllen des Spalts ermöglicht.
  • In einigen Ausführungsformen weist der erste obere Bereich 302b eine Höhe (in einer Richtung, die senkrecht zu einer oberen Fläche des Substrats 102 ist) auf, die größer ist als eine Höhe des zweiten oberen Bereichs 304b. In einigen Ausführungsformen stellt die Höhe des ersten oberen Bereichs 302b einen größeren Abschnitt einer Höhe der mehreren ersten Seitenwandspacer 302 dar als die Höhe des zweiten oberen Bereichs 304b einen Abschnitt einer Höhe der mehreren zweiten Seitenwandspacer 304 darstellt. Zum Beispiel beträgt in einigen Ausführungsformen die Höhe des ersten oberen Bereichs 302b zwischen ungefähr 20 % und ungefähr 35 % einer Höhe der mehreren ersten Seitenwandspacer 302, während die Höhe des zweiten oberen Bereichs 304b zwischen ungefähr 10 % und ungefähr 20 % einer Höhe der mehreren zweiten Seitenwandspacer 304 beträgt.
  • In einigen Ausführungsformen kann eine erste Hartmaske 312 entlang von Oberseiten der mehreren ersten Gatestrukturen 104 angeordnet werden, und eine zweite Hartmaske 314 kann entlang von Oberseiten der mehreren zweiten Gatestrukturen 110 angeordnet werden. In solchen Ausführungsformen wird ein erster leitfähiger Kontakt 118a derart ausgelegt, dass er sich durch die erste Hartmaske 312 zu der Steuergateelektrode 208 erstreckt, und ein zweiter leitfähiger Kontakt 118b wird derart ausgelegt, dass er sich durch die zweite Hartmaske 314 zu der Steuergateelektrode 208 erstreckt. In einigen Ausführungsformen können die erste Hartmaske 312 und die zweite Hartmaske 314 ein Nitrid (z.B. Siliziumnitrid, Tantaloxinitrid usw.), ein Oxid (z.B. Siliziumoxid, Siliziumoxinitrid usw.), ein Metall (z.B. Titan, Titannitrid usw.) oder dergleichen umfassen.
  • 3B zeigt eine Draufsicht 316 auf den in 3A dargestellten integrierten Chip entlang der Linie A-A'. Wie in der Draufsicht 316 dargestellt, können in einigen Ausführungsformen die mehreren ersten Gatestrukturen 104 entlang einer ersten Richtung 318 ausgerichtet und voneinander entlang einer zweiten Richtung 320, die zu der ersten Richtung 318 senkrecht ist, getrennt sein. Die Floating-Gate-Elektroden 204 innerhalb der mehreren ersten Gatestrukturen 104 erstrecken sich in der ersten Richtung 318 über mehreren Source-/Draingebieten 128. In einigen Ausführungsformen sind die Source-/Draingebiete 128 derart ausgelegt, dass sie als Bitleitungen wirken, während Steuergateelektroden (208 von 3A), die über den Floating-Gate-Elektroden 204 liegen, derart ausgelegt sind, als sie als Wortleitungen wirken. Durch Ausrichten der mehreren ersten Gatestrukturen 104 entlang einer selben Richtung, können lithografische Techniken optimiert werden, um zu einem kleineren Abstand zwischen benachbarten von den mehreren ersten Gatestrukturen 104 zu führen. In einigen Ausführungsformen (nicht dargestellt) können die mehreren zweiten Gatestrukturen (110 von 3A) entlang der ersten Richtung 318 ausgerichtet werden, während in anderen Ausführungsformen die mehreren zweiten Gatestrukturen (110 von 3A) entlang der zweiten Richtung 320 ausgerichtet werden können.
  • 4 bis 10 zeigen einige Ausführungsformen von Querschnittsansichten 400 bis 1000, die ein Verfahren zum Ausbilden eines integrierten Chips darstellen, der Seitenwandspacer aufweist, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern. Obwohl die in 4 bis 10 dargestellten Querschnittsansichten 400 bis 1000 unter Bezugnahme auf ein Verfahren beschrieben werden, ist es offensichtlich, dass die in 4 bis 10 dargestellten Strukturen nicht auf das Verfahren beschränkt sind, sondern vielmehr getrennt von dem Verfahren eigenständig sein können.
  • Wie in der Querschnittsansicht 400 von 4 dargestellt, werden mehrere erste Gatestrukturen 104, die eine erste Höhe 108 aufweisen, und mehrere zweite Gatestrukturen 110, die eine zweite Höhe 114 aufweisen, über einem Substrat 102 ausgebildet. In verschiedenen Ausführungsformen kann das Substrat 102 eine beliebige Art von Halbleiterkörper (z.B. Silizium, SiGe, SOI usw.), wie z.B. ein Halbleiterwafer und/oder ein oder mehrere Dies auf einem Wafer, sowie eine beliebige andere damit assoziierte Art von Halbleiter- und/oder Epitaxieschichten sein.
  • In einigen Ausführungsformen können die mehreren ersten Gatestrukturen 104 und die mehreren zweiten Gatestrukturen 110 durch getrennte Fertigungsprozesse (z.B. Abscheidungen, thermische Aufwachsprozesse und/oder Strukturierungsprozesse) ausgebildet werden. Zum Beispiel kann in einigen Ausführungsformen eine erste Maskierungsschicht über einem ersten Gebiet 402 (das z.B. dem eingebetteten Speichergebiet 103 von 2 entspricht) des Substrats 102 ausgebildet werden. Ein Tunneldielektrikumsfilm kann anschließend über dem Substrat 102 ausgebildet werden, ein Floating-Gate-Elektrodenfilm kann über dem Tunneldielektrikumsfilm ausgebildet werden, ein Zwischenelektroden-Dielektrikumsfilm kann über dem Floating-Gate-Elektrodenfilm ausgebildet werden, und ein Steuergateelektrodenfilm kann über dem Zwischenelektrodenfilm ausgebildet werden. Ein erster Strukturierungsprozess wird dann durchgeführt, der den Tunneldielektrikumsfilm, den Floating-Gate-Elektrodenfilm, den Zwischenelektroden-Dielektrikumsfilm und den Steuergateelektrodenfilm strukturiert, um ein Tunneldielektrikum 202, eine Floating-Gate-Elektrode 204, ein Zwischenelektroden-Dielektrikum 206 und eine Steuergateelektrode 208 auszubilden. In einigen Ausführungsformen kann der erste Strukturierungsprozess gemäß einer ersten Hartmaske (nicht dargestellt), die über dem Steuergateelektrodenfilm ausgebildet wird, durchgeführt werden.
  • Nachdem der erste Strukturierungsprozess abgeschlossen wurde, wird die erste Maskierungsschicht entfernt und eine zweite Maskierungsschicht wird über einem zweiten Gebiet 404 (das z.B. dem Logikgebiet 109 von 2 entspricht) des Substrats 102 ausgebildet. Ein Gatedielektrikumsfilm kann anschließend über dem Substrat 102 ausgebildet werden und ein Gateelektrodenfilm kann über dem Gatedielektrikumsfilm ausgebildet werden. Ein zweiter Strukturierungsprozess wird durchgeführt, der den Gatedielektrikumsfilm und den Gateelektrodenfilm strukturiert, um ein Gatedielektrikum 210 und eine Gateelektrode 212 auszubilden. In einigen Ausführungsformen kann der zweite Strukturierungsprozess gemäß einer zweiten Hartmaske (nicht dargestellt), die über dem Gateelektrodenfilm ausgebildet wird, durchgeführt werden.
  • Wie in der Querschnittsansicht 500 von 5 dargestellt, wird ein Seitenwandspacermaterial 502 über den mehreren ersten Gatestrukturen 104 und den mehreren zweiten Gatestrukturen 110 ausgebildet. Das Seitenwandspacermaterial 502 erstreckt sich durchgehend zwischen benachbarten von den mehreren ersten Gatestrukturen 104 und/oder den mehreren zweiten Gatestrukturen 110. In einigen Ausführungsformen kann das Seitenwandspacermaterial 502 ein dielektrisches Material, wie z.B. ein Oxid und/oder ein Nitrid (z.B. Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen) umfassen. In einigen Ausführungsformen kann das Seitenwandspacermaterial 502 mithilfe einer Abscheidungstechnik (z.B. einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung, einer plasmaunterstützten CVD usw.) ausgebildet werden.
  • Wie in der Querschnittsansicht 600 von 6 dargestellt, wird ein erster Ätzprozess an dem Seitenwandspacermaterial (502 von 5) durchgeführt, um gleichzeitig mehrere erste Zwischenseitenwandspacer 604 und mehrere zweite Seitenwandspacer 112 auszubilden. Der erste Ätzprozess wird durchgeführt, indem das Seitenwandspacermaterial (502 von 5) einem ersten Ätzmittel 602 ausgesetzt wird. Das erste Ätzmittel 602 entfernt das Seitenwandspacermaterial von horizontalen Flächen des Substrats 102, der mehreren ersten Gatestrukturen 104 und der mehreren zweiten Gatestrukturen 110. In einigen Ausführungsformen kann das erste Ätzmittel 602 ein Trockenätzmittel, wie z.B. ein Plasmaätzmittel (z.B. ein reaktives Ionenätzmittel) oder ein Ionenbeschuss-Ätzmittel, umfassen. In anderen Ausführungsformen kann das erste Ätzmittel 602 ein Nassätzmittel (z.B. Flusssäure (HF), Tetramethylammoniumhydroxid (TMAH), Kaliumhydroxid (KOH) oder dergleichen) umfassen. Die mehreren ersten Zwischenseitenwandspacer 604 umfassen diskrete Strukturen, die entlang von gegenüberliegenden Seiten der mehreren ersten Gatestrukturen 104 angeordnet sind. Die mehreren zweiten Seitenwandspacer 112 umfassen diskrete Strukturen, die entlang von gegenüberliegenden Seiten der mehreren zweiten Gatestrukturen 110 angeordnet sind.
  • In einigen Ausführungsformen kann der erste Ätzprozess das Seitenwandspacermaterial (502 von 5) überätzen, was zu Vertiefungen (nicht dargestellt) innerhalb des Substrats 102 an Positionen zwischen benachbarten von den mehreren ersten Gatestrukturen 104 und/oder den mehreren zweiten Gatestrukturen 110 führt. Zum Beispiel kann das Substrat 102 bis zu einer Tiefe von zwischen ungefähr 0 nm und ungefähr 5 nm zwischen benachbarten von den mehreren ersten Gatestrukturen 104 und zwischen benachbarten von den mehreren zweiten Gatestrukturen 110 ausgespart werden. In solchen Ausführungsformen können die mehreren ersten Zwischenseitenwandspacer 604 unterhalb oberster Flächen der mehreren ersten Gatestrukturen 104 und der mehreren zweiten Seitenwandspacer 112 ausgespart werden und können unterhalb oberster Flächen der mehreren zweiten Gatestrukturen 110 ausgespart werden.
  • Wie in der Querschnittsansicht 700 von 7 dargestellt, wird ein Maskierungsmaterial 702 über dem Substrat 102 ausgebildet. Das Maskierungsmaterial 702 erstreckt sich zu einer Höhe 704, die kleiner ist als die erste Höhe 108 und die größer ist als die zweite Höhe 114. Eine solche Höhe 704 bewirkt, dass das Maskierungsmaterial 702 einen Teil, jedoch nicht alles, von den mehreren ersten Zwischenseitenwandspacer 604 abdeckt, und ferner eine Gesamtheit der mehreren zweiten Seitenwandspacer 112 abdeckt. Zum Beispiel weist in einigen Ausführungsformen das Maskierungsmaterial 702 eine obere Fläche 702u auf, die über obersten Flächen der mehreren zweiten Gatestrukturen 110 in einen ersten Abstand 706 liegt und unterhalb oberster Flächen der mehreren ersten Gatestrukturen 104 um einen zweiten Abstand 708 ausgespart ist. In einigen Ausführungsformen kann das Maskierungsmaterial 702 eine Fotolackschicht umfassen. In einigen Ausführungsformen kann die Fotolackschicht mithilfe eines Rotationsbeschichtungsprozesses ausgebildet werden.
  • Wie in der Querschnittsansicht 800 von 8 dargestellt, wird ein zweiter Ätzprozess durchgeführt. Der zweite Ätzprozess wird durchgeführt, indem Gebiete der mehreren ersten Zwischenseitenwandspacer (604 von 7), die nicht mit dem Maskierungsmaterial 702 abgedeckt sind, einem zweiten Ätzmittel 802 ausgesetzt werden. Das zweite Ätzmittel 802 ätzt die mehreren ersten Zwischenseitenwandspacer, um mehrere erste Seitenwandspacer 106 auszubilden, die eine Höhe aufweisen, die kleiner ist als die mehreren ersten Zwischenseitenwandspacer. Die mehreren ersten Seitenwandspacer 106 werden unterhalb oberster Flächen 104u der mehreren ersten Gatestrukturen 104 um einen ersten Abstand 124 ausgespart, der größer ist als ein Abstand, um den die mehreren zweiten Seitenwandspacer 112 unterhalb oberster Flächen 110u der mehreren zweiten Gatestrukturen 110 ausgespart werden.
  • Das zweite Ätzmittel 802 ändert auch ein Querschnittsprofil der mehreren ersten Zwischenseitenwandspacer, so dass die mehreren ersten Seitenwandspacer 106 ein Querschnittsprofil mit einer anderen Form und Größe aufweisen als die mehreren ersten Zwischenseitenwandspacer. In einigen Ausführungsformen reduziert das zweite Ätzmittel 802 eine Krümmung der mehreren ersten Zwischenseitenwandspacer, so dass die mehreren ersten Seitenwandspacer 106 Seitenwände über dem Maskierungsmaterial 702 aufweisen, die linearer sind als Seitenwände der mehreren ersten Zwischenseitenwandspacer über dem Maskierungsmaterial 702. In einigen Ausführungsformen kann das zweite Ätzmittel 802 ein Trockenätzmittel (z.B. ein Plasmaätzmittel, ein Ionenbeschuss-Ätzmittel) und/oder ein Nassätzmittel (z.B. TMAH, KOH oder dergleichen) umfassen. Nachdem der zweite Ätzprozess abgeschlossen wurde, wird das Maskierungsmaterial 701 entfernt.
  • Wie in der Querschnittsansicht 900 von 9 dargestellt, werden Source-/Draingebiete 128 innerhalb des Substrats 102 zwischen benachbarten von den mehreren ersten Gatestrukturen 104 und zwischen benachbarten von den mehreren zweiten Gatestrukturen 110 ausgebildet. In einigen Ausführungsformen können die Source-/Draingebiete 128 durch selektives Implantieren einer Dotierstoffspezies 902 in das Substrat 102 ausgebildet werden. In einigen Ausführungsformen kann die Dotierstoffspezies 902 selektiv in das Substrat 102 gemäß einer Maske, die eine Maskierungsschicht 904 (z.B. eine Fotolackschicht) umfasst, implantiert werden. In verschiedenen Ausführungsformen kann die Dotierstoffspezies 902 einen p-Typ-Dotierstoff (z.B. Bor, Gallium oder dergleichen) oder einen n-Typ-Dotierstoff (z.B. Phosphor, Arsen oder dergleichen) umfassen. In einigen Ausführungsformen kann nach dem Implantieren der Dotierstoffspezies 902 in das Substrat 102 eine Drive-in-Ausheilung durchgeführt werden, um die Dotierstoffspezies innerhalb des Substrats 102 zu zerstreuen.
  • Wie in der Querschnittsansicht 1000 von 10 dargestellt, werden eine oder mehrere Verbindungsschichten 118 und 122 innerhalb von ILD-Schichten 116 und 120 über dem Substrat 102 ausgebildet. Die eine oder die mehreren Verbindungsschichten 118 und 122 umfassen mehrere leitfähige Kontakte 118a bis 118c, die innerhalb einer ersten ILD-Schicht 116 über dem Substrat 102 ausgebildet sind, und mehrere Metallverbindungsdrähte 122, die innerhalb einer zweiten ILD-Schicht 120 über der ersten ILD-Schicht 116 angeordnet sind. Die mehreren leitfähigen Kontakte 118a bis 118c umfassen erste leitfähige Kontakte 118a, die sich zwischen den Steuergateelektroden 208 und den mehreren Metallverbindungsdrähten 122 erstrecken, und zweite leitfähige Kontakte 118b, die sich zwischen den Gateelektroden 212 und den mehreren Metallverbindungsdrähten 122 erstrecken. Die mehreren leitfähigen Kontakte 118a bis 118c umfassen ferner dritte leitfähige Kontakte 118c, die sich zwischen benachbarten von den mehreren ersten Gatestrukturen 104 und zwischen benachbarten von den mehreren zweiten Gatestrukturen 110 zu den Source-/Draingebieten 128 innerhalb des Substrats 102 erstrecken.
  • In einigen Ausführungsformen können die eine oder die mehreren Verbindungsschichten 118 und 122 unter Verwendung eines Damascene-Prozesses (z.B. eines Single-Damascene-Prozesses oder eines Dual-Damascene-Prozesses) ausgebildet werden. Der Damascene-Prozess wird durchgeführt, indem eine ILD-Schicht über dem Substrat 102 ausgebildet wird, die ILD-Schicht geätzt wird, um ein Loch und/oder einen Graben auszubilden, und das Loch und/oder der Graben mit einem leitfähigen Material gefüllt wird. In einigen Ausführungsformen kann die ILD-Schicht mithilfe einer physikalischen Gasphasenabscheidungstechnik (z.B. PVD, CVD, PE-CVD, ALD usw.) abgeschieden werden und das leitfähige Material kann unter Verwendung eines Abscheidungsprozesses und/oder eines Plattierungsprozesses (z.B. einer Elektroplattierung, einer stromlosen Plattierung usw.) ausgebildet werden. In verschiedenen Ausführungsformen können die eine oder die mehreren Verbindungsschichten 118 und 122 Wolfram, Kupfer oder Aluminium-Kupfer oder dergleichen umfassen.
  • 11 zeigt einige Ausführungsformen eines Ablaufdiagramms eines Verfahrens 1100 zum Ausbilden eines integrierten Chips, der Seitenwandspacer aufweist, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern.
  • Obwohl das Verfahren 1100 hier als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben wird, versteht es sich, dass die dargestellte Reihenfolge derartiger Vorgänge oder Ereignisse nicht im beschränkenden Sinne ausgelegt werden soll. Neben jenen hier dargestellten und/oder beschriebenen können zum Beispiel einige Vorgänge in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen stattfinden. Außerdem können nicht dargestellte Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren. Ferner können einer oder mehrere der hier beschriebenen Vorgänge in einem oder in mehreren getrennten Vorgängen und/oder Phasen durchgeführt werden.
  • Bei 1102 werden mehrere erste Gatestrukturen, die eine erste Höhe aufweisen, und mehrere zweite Gatestrukturen, die zweite Höhen aufweisen, über einem Substrat ausgebildet. In einigen Ausführungsformen können die mehreren ersten Gatestrukturen und die mehreren zweiten Gatestrukturen durch verschiedene Abscheidungs- und/oder Strukturierungsprozesse ausgebildet werden. 4 zeigt eine Querschnittsansicht 400 einiger Ausführungsformen, die dem Vorgang 1102 entspricht.
  • Bei 1104 wird ein Spacermaterial über den mehreren ersten Gatestrukturen und den mehreren zweiten Gatestrukturen ausgebildet. 5 zeigt eine Querschnittsansicht 500 einiger Ausführungsformen, die dem Vorgang 1104 entspricht.
  • Bei 1106 wird ein erster Ätzprozess wird an dem Spacermaterial durchgeführt, um erste Zwischenseitenwandspacer, die die mehreren ersten Gatestrukturen umgeben, und zweite Seitenwandspacer, die die mehreren zweiten Gatestrukturen umgeben, auszubilden. 6 zeigt eine Querschnittsansicht 600 einiger Ausführungsformen, die dem Vorgang 1106 entspricht.
  • Bei 1108 wird ein Maskierungsmaterial über dem Substrat ausgebildet. Das Maskierungsmaterial weist eine obere Fläche unterhalb oberster Flächen der mehreren ersten Gatestrukturen und oberhalb oberster Flächen der mehreren zweiten Gatestrukturen. 7 zeigt eine Querschnittsansicht 700 einiger Ausführungsformen, die dem Vorgang 1108 entspricht.
  • Bei 1110 wird ein zweiter Ätzprozess durchgeführt, um die ersten Zwischenseitenwandspacer, die die mehreren ersten Gatestrukturen umgeben, zurückzuätzen. Das Rückätzen der ersten Zwischenseitenwandspacer bildet erste Seitenwandspacer, die die mehreren ersten Gatestrukturen umgeben. 8 zeigt eine Querschnittsansicht 800 einiger Ausführungsformen, die dem Vorgang 1110 entspricht.
  • Bei 1112 werden Source-/Draingebiete innerhalb des Substrats ausgebildet. 9 zeigt eine Querschnittsansicht 900 einiger Ausführungsformen, die dem Vorgang 1112 entspricht.
  • Bei 1114 werden eine oder mehrere Verbindungsschichten innerhalb einer dielektrischen Zwischenschicht (ILD) über dem Substrat ausgebildet. 10 zeigt eine Querschnittsansicht 1000 einiger Ausführungsformen, die dem Vorgang 1114 entspricht.
  • Dementsprechend betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden von Seitenwandspacern, die ausgelegt sind, um eine dielektrische Füllung zwischen benachbarten Gatestrukturen zu verbessern, und eine zugehörige Vorrichtung.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines integrierten Chips. Das Verfahren umfasst: Ausbilden einer ersten Gatestruktur und einer zweiten Gatestruktur über einem Substrat; Ausbilden eines Seitenwandspacermaterials über der ersten Gatestruktur und über der zweiten Gatestruktur; Durchführen eines ersten Ätzprozesses an dem Seitenwandspacermaterial, um einen ersten Zwischenseitenwandspacer auszubilden, der die erste Gatestruktur umgibt, und um einen zweiten Seitenwandspacer auszubilden, der die zweite Gatestruktur umgibt; Ausbilden eines Maskierungsmaterials über dem Substrat, wobei ein Teil des ersten Zwischenseitenwandspacers nach außen von dem Maskierungsmaterial hervorsteht und der zweite Seitenwandspacer vollständig mit dem Maskierungsmaterial abgedeckt wird; und Durchführen eines zweiten Ätzprozesses am Teil des ersten Zwischenseitenwandspacers, der nach außen von dem Maskierungsmaterial hervorsteht, um einen ersten Seitenwandspacer auszubilden, der unterhalb einer ersten obersten Fläche der ersten Gatestruktur ausgespart ist. In einigen Ausführungsformen wird eine Oberseite des ersten Seitenwandspacer entlang einer horizontalen Ebene zwischen der ersten obersten Fläche und einer zweiten obersten Fläche der zweiten Gatestruktur angeordnet. In einigen Ausführungsformen weist der erste Seitenwandspacer ein erstes Querschnittsprofil auf, das eine andere Form und Größe aufweist als ein zweites Querschnittsprofil des zweiten Seitenwandspacers. In einigen Ausführungsformen weist der erste Seitenwandspacer einen ersten unteren Bereich und einen ersten oberen Bereich auf, der eine erste abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des ersten Seitenwandspacers monoton abnimmt; und der zweite Seitenwandspacer weist einen zweiten unteren Bereich und einen zweiten oberen Bereich auf, der eine zweite abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des zweiten Seitenwandspacers monoton abnimmt. In einigen Ausführungsformen weist der erste Seitenwandspacer einen Vorsprung, der sich zwischen dem ersten unteren Bereich und dem ersten oberen Bereich erstreckt. In einigen Ausführungsformen umfasst das Verfahren ferner ein Ausbilden einer Kontakt-Ätzstoppschicht über dem Substrat, wobei die Kontakt-Ätzstoppschicht von der ersten Gatestruktur durch den ersten Seitenwandspacer getrennt ist und ferner von der zweiten Gatestruktur durch den zweiten Seitenwandspacer getrennt ist. In einigen Ausführungsformen steht die Kontakt-Ätzstoppschicht mit Seitenwänden des ersten Seitenwandspacers und Seitenwänden der ersten Gatestruktur in Kontakt. In einigen Ausführungsformen werden die erste Gatestruktur und die zweite Gatestruktur durch verschiedene Abscheidungs- und Strukturierungsprozesse ausgebildet. In einigen Ausführungsformen wird der erste Seitenwandspacer unterhalb der ersten obersten Fläche um einen Abstand in einem Bereich von zwischen ungefähr 10 nm und ungefähr 20 nm ausgespart.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines integrierten Chips. Das Verfahren umfasst: Abscheiden eines Seitenwandspacermaterials über mehreren ersten Gatestrukturen und über mehreren zweiten Gatestrukturen über einem Substrat; Durchführen eines ersten Ätzprozesses an dem Seitenwandspacermaterial, um erste Zwischenseitenwandspacer auszubilden, die die mehreren ersten Gatestrukturen umgeben, und um zweite Seitenwandspacer auszubilden, die die mehreren zweiten Gatestrukturen umgeben; Ausbilden einer Fotolackschicht über dem Substrat, wobei die Fotolackschicht eine obere Fläche unterhalb von Oberseiten der ersten Zwischenseitenwandspacer und oberhalb von Oberseiten der zweiten Seitenwandspacer aufweist; und Durchführen eines zweiten Ätzprozesses mit der Fotolackschicht über dem Substrat, um Teile der ersten Zwischenseitenwandspacer zu entfernen und erste Seitenwandspacer auszubilden, die unterhalb oberster Flächen der mehreren ersten Gatestrukturen ausgespart sind. In einigen Ausführungsformen umfasst das Verfahren ferner ein Ausbilden eines Source-/Draingebiets zwischen benachbarten von den mehreren ersten Gatestrukturen; Ausbilden einer dielektrischen Zwischenschicht zwischen den ersten Seitenwandspacern und den zweiten Seitenwandspacern; Ätzen der dielektrischen Zwischenschicht, um ein Kontaktloch über dem Source-/Draingebiet auszubilden, wobei sich das Kontaktloch zwischen benachbarten von den ersten Seitenwandspacer erstreckt; und Abscheiden eines leitfähigen Materials innerhalb des Kontaktlochs. In einigen Ausführungsformen weisen die ersten Seitenwandspacer jeweils einen Vorsprung auf, der sich zwischen einer unteren Seitenwand und einer darüberliegenden oberen Seitenwand erstreckt. In einigen Ausführungsformen umfasst das Ausbilden der mehreren ersten Gatestrukturen ein Ausbilden eines Tunneldielektrikumsfilms über dem Substrat; Ausbilden eines Floating-Gate-Elektrodenfilms über dem Tunneldielektrikumsfilm; Ausbilden eines Zwischenelektroden-Dielektrikumsfilms über dem Floating-Gate-Elektrodenfilm; Ausbilden eines Steuergateelektrodenfilms über dem Zwischenelektroden-Dielektrikumsfilm; und selektives Strukturieren des Tunneldielektrikumsfilms, des Floating-Gate-Elektrodenfilms, des Zwischenelektroden-Dielektrikumsfilms und des Steuergateelektrodenfilms gemäß einem ersten Ätzprozess. In einigen Ausführungsformen umfasst das Ausbilden der mehreren zweiten Gatestrukturen ein Ausbilden eines Gatedielektrikumsfilms über dem Substrat; Ausbilden eines Gateelektrodenfilms über dem Gatedielektrikumsfilm; und selektives Strukturieren des Gatedielektrikumsfilms und des Gateelektrodenfilms gemäß einem zweiten Ätzprozess, der von dem ersten Ätzprozess getrennt ist.
  • In einigen noch anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine erste Gatestruktur über einem Substrat, die eine erste Höhe zwischen dem Substrat und einer ersten obersten Fläche der ersten Gatestruktur aufweist; eine zweite Gatestruktur über dem Substrat, die eine zweite Höhe zwischen dem Substrat und einer zweiten obersten Fläche der zweiten Gatestruktur aufweist, wobei die zweite Höhe kleiner ist als die erste Höhe; einen ersten Seitenwandspacer, der die erste Gatestruktur umgibt und unterhalb der ersten obersten Fläche ausgespart ist; und einen zweiten Seitenwandspacer, der die zweite Gatestruktur umgibt und äußerste Seitenwände aufweist, die von äußersten Seitenwänden des ersten Seitenwandspacers getrennt sind, wobei eine Oberseite des ersten Seitenwandspacer entlang einer horizontalen Ebene angeordnet ist, die sich zwischen der ersten obersten Fläche und der zweiten obersten Fläche befindet. In einigen Ausführungsformen weist der zweite Seitenwandspacer eine Höhe auf, die im Wesentlichen der zweiten Höhe gleicht. In einigen Ausführungsformen weist der erste Seitenwandspacer ein erstes Querschnittsprofil auf, das eine andere Form und Größe aufweist als ein zweites Querschnittsprofil des zweiten Seitenwandspacers. In einigen Ausführungsformen weist der erste Seitenwandspacer einen ersten unteren Bereich und einen ersten oberen Bereich auf, der eine erste abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des ersten Seitenwandspacers monoton abnimmt; und der zweite Seitenwandspacer weist einen zweiten unteren Bereich und einen zweiten oberen Bereich auf, der eine zweite abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des zweiten Seitenwandspacers monoton abnimmt. In einigen Ausführungsformen weist eine erste Linie, die sich zwischen Enden der ersten abgewinkelten Seitenwand erstreckt, eine erste Neigung auf, die größer ist als eine zweite Neigung einer zweiten Linie, die sich zwischen Enden der zweiten abgewinkelten Wand erstreckt. In einigen Ausführungsformen umfasst die erste Gatestruktur ein Floating-Gate, das von dem Substrat durch ein Tunneldielektrikum getrennt ist, und ein Steuergate, das von dem Floating-Gate durch eine dielektrische Zwischenschicht getrennt ist; und die zweite Gatestruktur umfasst eine Gateelektrode, die von dem Substrat durch ein Gatedielektrikum getrennt ist.
  • In einigen noch anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine erste Gatestruktur über einem Substrat, die eine erste oberste Fläche aufweist; eine zweite Gatestruktur über dem Substrat, die eine zweite oberste Fläche aufweist; und einen ersten Seitenwandspacer, der die erste Gatestruktur umgibt, wobei eine Oberseite des ersten Seitenwandspacers entlang einer horizontalen Ebene angeordnet ist, die unterhalb der ersten obersten Fläche liegt und die oberhalb der zweiten obersten Fläche liegt. In einigen Ausführungsformen umfasst der integrierte Chip ferner einen zweiten Seitenwandspacer, der die zweite Gatestruktur umgibt und sich zu der zweiten obersten Fläche erstreckt, wobei der erste Seitenwandspacer äußerste Seitenwände aufweist, die von äußersten Seitenwänden des zweiten Seitenwandspacers getrennt sind. In einigen Ausführungsformen umfasst der integrierte Chip ferner einen zweiten Seitenwandspacer, der die zweite Gatestruktur umgibt, wobei der erste Seitenwandspacer eine Oberseite aufweist, die unterhalb der ersten obersten Fläche um einen ersten Abstand ausgespart ist, und der zweite Seitenwandspacer eine Oberseite aufweist, die unterhalb der zweiten obersten Fläche um einen zweiten Abstand, der kleiner ist als der erste Abstand, ausgespart ist. In einigen Ausführungsformen ist der zweite Abstand im Wesentlichen gleich null. In einigen Ausführungsformen weist der erste Seitenwandspacer einen ersten unteren Bereich und einen ersten oberen Bereich auf, der eine erste abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des ersten Seitenwandspacers monoton abnimmt; und der zweite Seitenwandspacer weist einen zweiten unteren Bereich und einen zweiten oberen Bereich auf, der eine zweite abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des zweiten Seitenwandspacers monoton abnimmt. In einigen Ausführungsformen weist der erste Seitenwandspacer einen Vorsprung, der sich zwischen dem ersten unteren Bereich und dem ersten oberen Bereich erstreckt. In einigen Ausführungsformen umfasst die erste Gatestruktur eine Polysilizium-Floating-Gate-Elektrode, die vom Substrat durch ein Tunneldielektrikum getrennt ist, und eine Polysilizium-Steuergateelektrode, die von der Polysilizium-Floating-Gate-Elektrode durch eine dielektrische Zwischenschicht getrennt ist; und die zweite Gatestruktur umfasst eine Metallgateelektrode, die vom Substrat durch ein Gatedielektrikum getrennt ist. In einigen Ausführungsformen steht die Polysilizium-Floating-Gate-Elektrode der ersten Gatestruktur nach außen von dem Raum zwischen Innenseitenwänden des ersten Seitenwandspacers hervor. In einigen Ausführungsformen wird der erste Seitenwandspacer unterhalb der ersten obersten Fläche um einen Abstand in einem Bereich von zwischen ungefähr 5 nm und ungefähr 25 nm ausgespart. In einigen Ausführungsformen umfasst der integrierte Chip ferner eine Kontakt-Ätzstoppschicht, die von der ersten Gatestruktur durch den ersten Seitenwandspacer getrennt ist. In einigen Ausführungsformen steht die Kontakt-Ätzstoppschicht mit Seitenwänden des ersten Seitenwandspacers und Seitenwänden der ersten Gatestruktur in Kontakt.
  • In einigen noch anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine erste Gatestruktur über einem Substrat, die eine erste oberste Fläche aufweist; einen ersten Seitenwandspacer, der einen ersten unteren Bereich und einen ersten oberen Bereich aufweist, der die erste Gatestruktur umgibt, wobei eine Oberseite des ersten Seitenwandspacers entlang einer horizontalen Ebene angeordnet ist, die unterhalb der ersten obersten Fläche liegt; und der erste obere Bereich eine erste abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des ersten Seitenwandspacers monoton abnimmt, wenn eine Höhe des ersten oberen Bereichs zunimmt. In einigen Ausführungsformen weist der erste Seitenwandspacer einen Vorsprung auf, der sich zwischen dem ersten unteren Bereich und dem ersten oberen Bereich erstreckt. In einigen Ausführungsformen umfasst der integrierte Chip ferner eine zweite Gatestruktur über dem Substrat, die eine zweite oberste Fläche aufweist, wobei die horizontale Ebene über der zweiten obersten Fläche liegt. In einigen Ausführungsformen umfasst die erste Gatestruktur ein Floating-Gate, das von dem Substrat durch ein Tunneldielektrikum getrennt ist, und ein Steuergate, das von dem Floating-Gate durch ein Zwischenschichtdielektrikum getrennt ist. In einigen Ausführungsformen weist die erste abgewinkelte Seitenwand ein lineares Segment auf.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines integrierten Chips. Das Verfahren umfasst: Ausbilden einer ersten Gatestruktur über einem Substrat; Abscheiden eines Seitenwandspacermaterials über der ersten Gatestruktur; Durchführen eines ersten Ätzprozesses an dem Seitenwandspacermaterial, um einen ersten Zwischenseitenwandspacer auszubilden, der die erste Gatestruktur umgibt; Ausbilden eines Maskierungsmaterials über dem Substrat, wobei ein Teil des ersten Zwischenseitenwandspacers nach außen von dem Maskierungsmaterial zu einer Position über dem Maskierungsmaterial hervorsteht; und Durchführen eines zweiten Ätzprozesses an dem Teil des ersten Zwischenseitenwandspacers, der von dem Maskierungsmaterial hervorsteht, um einen ersten Seitenwandspacer auszubilden, der unterhalb einer ersten obersten Fläche der ersten Gatestruktur ausgespart ist. In einigen Ausführungsformen ändert der zweite Ätzprozess eine Krümmung einer Seitenwand des ersten Zwischenseitenwandspacers, so dass der erste Zwischenseitenwandspacer ein zweites Querschnittsprofil mit einer anderen Form und Größe aufweist als ein erstes Querschnittsprofil des ersten Seitenwandspacers. In einigen Ausführungsformen umfasst das Verfahren ferner ein Ausbilden einer zweiten Gatestruktur über dem Substrat; Abscheiden des Seitenwandspacermaterials über der zweiten Gatestruktur; Durchführen des ersten Ätzprozesses an dem Seitenwandspacermaterial, um einen zweiten Seitenwandspacer auszubilden, der die zweite Gatestruktur umgibt; und Ausbilden des Maskierungsmaterials über einer Oberseite des zweiten Seitenwandspacers. In einigen Ausführungsformen wird eine Oberseite des ersten Seitenwandspacers entlang einer horizontalen Ebene zwischen der ersten obersten Fläche und einer zweiten obersten Fläche der zweiten Gatestruktur angeordnet.

Claims (20)

  1. Verfahren (1100) zum Ausbilden eines integrierten Chips, umfassend: Ausbilden einer ersten Gatestruktur (104) und einer zweiten Gatestruktur (110) über einem Substrat, Ausbilden eines Seitenwandspacermaterials (502) über der ersten Gatestruktur (104) und über der zweiten Gatestruktur (110), Durchführen eines ersten Ätzprozesses (602) an dem Seitenwandspacermaterial (502), um einen ersten Zwischenseitenwandspacer (604), der die erste Gatestruktur (104) umgibt, auszubilden und einen zweiten Seitenwandspacer (112), der die zweite Gatestruktur (110) umgibt, auszubilden, Ausbilden eines Maskierungsmaterials (702) über dem Substrat (102), wobei ein Teil des ersten Zwischenseitenwandspacers (604) nach außen von dem Maskierungsmaterial (702) hervorsteht und der zweite Seitenwandspacer (112) vollständig mit dem Maskierungsmaterial (702) abgedeckt wird, und Durchführen eines zweiten Ätzprozesses (802) an dem Teil des ersten Zwischenseitenwandspacers (604), der nach außen von dem Maskierungsmaterial (702) hervorsteht, um einen ersten Seitenwandspacer (106) auszubilden, der unterhalb einer ersten obersten Fläche (104u) der ersten Gatestruktur (104) ausgespart ist.
  2. Verfahren nach Anspruch 1, wobei eine Oberseite des ersten Seitenwandspacers (106) entlang einer horizontalen Ebene (125) zwischen der ersten obersten Fläche (104u) und einer zweiten obersten Fläche (110u) der zweiten Gatestruktur (110) angeordnet wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei der erste Seitenwandspacer (106) ein erstes Querschnittsprofil aufweist, das eine andere Form und Größe aufweist als ein zweites Querschnittsprofil des zweiten Seitenwandspacers (112).
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Seitenwandspacer (302) einen ersten unteren Bereich (302a) und einen ersten oberen Bereich (302b) aufweist, der eine erste abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des ersten Seitenwandspacers (302) monoton abnimmt, und wobei der zweite Seitenwandspacer (304) einen zweiten unteren Bereich (304a) und einen zweiten oberen Bereich (304b) aufweist, der eine zweite abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des zweiten Seitenwandspacers (304) monoton abnimmt.
  5. Verfahren nach Anspruch 4, wobei der erste Seitenwandspacer (302) einen Vorsprung (306) aufweist, der sich zwischen dem ersten unteren Bereich (302a) und dem ersten oberen Bereich (302b) erstreckt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden einer Kontakt-Ätzstoppschicht (214) über dem Substrat (102), wobei die Kontakt-Ätzstoppschicht (214) von der ersten Gatestruktur (104) durch den ersten Seitenwandspacer (106; 302) getrennt ist und ferner von der zweiten Gatestruktur (110) durch den zweiten Seitenwandspacer (112; 304) getrennt ist.
  7. Verfahren nach Anspruch 6, wobei die Kontakt-Ätzstoppschicht (214) mit Seitenwänden des ersten Seitenwandspacers (106; 302) und Seitenwänden der ersten Gatestruktur (104) in Kontakt steht.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Gatestruktur (104) und die zweite Gatestruktur (110) mithilfe eines oder mehrerer Abscheidungs- und/oder Strukturierungsprozesse ausgebildet werden.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Seitenwandspacer (106) unterhalb der ersten obersten Fläche (104u) um einen Abstand in einem Bereich von zwischen ungefähr 10 nm und ungefähr 20 nm ausgespart wird.
  10. Verfahren zum Ausbilden eines integrierten Chips, umfassend: Abscheiden eines Seitenwandspacermaterials (502) über mehreren ersten Gatestrukturen (104) und über mehreren zweiten Gatestrukturen (110) über einem Substrat (102), Durchführen eines ersten Ätzprozesses (602) an dem Seitenwandspacermaterial (502), um erste Zwischenseitenwandspacer (604), die die mehreren ersten Gatestrukturen (104) umgeben, auszubilden und um zweite Seitenwandspacer (112), die die mehreren zweiten Gatestrukturen (110) umgeben, auszubilden, Ausbilden einer Fotolackschicht über dem Substrat, wobei die Fotolackschicht (702) eine obere Fläche (702u) unterhalb von Oberseiten der ersten Zwischenseitenwandspacer (604) und oberhalb von Oberseiten der zweiten Seitenwandspacer (112) aufweist, und Durchführen eines zweiten Ätzprozesses (802), mit der Fotolackschicht (702) über dem Substrat (102), um Teile der ersten Zwischenseitenwandspacer (604) zu entfernen und erste Seitenwandspacer (106) auszubilden, die unterhalb oberster Flächen (104u) der mehreren ersten Gatestrukturen (104) ausgespart sind.
  11. Verfahren nach Anspruch 10, ferner umfassend: Ausbilden eines Source-/Draingebiets (128) zwischen benachbarten von den mehreren ersten Gatestrukturen (104), Ausbilden einer dielektrischen Zwischenschicht (116) zwischen den ersten Seitenwandspacern (106) und den zweiten Seitenwandspacern (112), Ätzen der dielektrischen Zwischenschicht, um ein Kontaktloch über dem Source-/Draingebiet (128) auszubilden, wobei sich das Kontaktloch zwischen benachbarten von den ersten Seitenwandspacern (106) erstreckt, und Abscheiden eines leitfähigen Materials (118c) innerhalb des Kontaktlochs.
  12. Verfahren nach Anspruch 10 oder 11, wobei die ersten Seitenwandspacer (302) jeweils einen Vorsprung (306) aufweisen, der sich zwischen einer unteren Seitenwand (302a) und einer darüberliegenden oberen Seitenwand (302b) erstreckt.
  13. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 12, wobei das Ausbilden der mehreren ersten Gatestrukturen (106) umfasst: Ausbilden eines Tunneldielektrikumsfilms (202) über dem Substrat (102), Ausbilden eines Floating-Gate-Elektrodenfilms (204) über dem Tunneldielektrikumsfilm (202), Ausbilden eines Zwischenelektroden-Dielektrikumsfilms (206) über dem Floating-Gate-Elektrodenfilm (204), Ausbilden eines Steuergateelektrodenfilms (208) über dem Zwischenelektroden-Dielektrikumsfilm (206), und selektives Strukturieren des Tunneldielektrikumsfilms (202), des Floating-Gate-Elektrodenfilms (204), des Zwischenelektroden-Dielektrikumsfilms (206) und des Steuergateelektrodenfilms (208) gemäß einem ersten Ätzprozess.
  14. Verfahren nach Anspruch 13, wobei das Ausbilden der mehreren zweiten Gatestrukturen (110) umfasst: Ausbilden eines Gatedielektrikumsfilms (210) über dem Substrat, Ausbilden eines Gateelektrodenfilms (212) über dem Gatedielektrikumsfilm (210), und selektives Strukturieren des Gatedielektrikumsfilms (210) und des Gateelektrodenfilms (212) gemäß einem zweiten Ätzprozess, der von dem ersten Ätzprozess getrennt ist.
  15. Integrierter Chip, umfassend: eine erste Gatestruktur (104) über einem Substrat (102), die eine erste Höhe (108) zwischen dem Substrat (102) und einer ersten obersten Fläche (104u) der ersten Gatestruktur (104) aufweist, eine zweite Gatestruktur (110) über dem Substrat (102), die eine zweite Höhe (114) zwischen dem Substrat (102) und einer zweiten obersten Fläche (110u) der zweiten Gatestruktur (110) aufweist, wobei die zweite Höhe (114) kleiner ist als die erste Höhe (108), einen ersten Seitenwandspacer (106), der die erste Gatestruktur (104) umgibt und unterhalb der ersten obersten Fläche (104u) ausgespart ist, einen zweiten Seitenwandspacer (112) , der die zweite Gatestruktur (110) umgibt und äußerste Seitenwände aufweist, die von äußersten Seitenwänden des ersten Seitenwandspacers (106) getrennt sind, und wobei eine Oberseite des ersten Seitenwandspacers entlang einer horizontalen Ebene (125) angeordnet ist, die zwischen der ersten obersten Fläche (104u) und der zweiten obersten Fläche (110u) liegt.
  16. Integrierter Chip nach Anspruch 15, wobei der zweite Seitenwandspacer (112) eine Höhe aufweist, die im Wesentlichen der zweiten Höhe (114) gleicht.
  17. Integrierter Chip nach Anspruch 15 oder 16, wobei der erste Seitenwandspacer (106) ein erstes Querschnittsprofil aufweist, das eine andere Form und Größe aufweist als ein zweites Querschnittsprofil des zweiten Seitenwandspacers (112).
  18. Integrierter Chip nach einem der vorhergehenden Ansprüche 15 bis 17, wobei der erste Seitenwandspacer (302) einen ersten unteren Bereich (302a) und einen ersten oberen Bereich (302b) aufweist, der eine erste abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des ersten Seitenwandspacers (302) monoton abnimmt, und wobei der zweite Seitenwandspacer (304) einen zweiten unteren Bereich (304a) und einen zweiten oberen Bereich (304b) aufweist, der eine zweite abgewinkelte Seitenwand aufweist, die bewirkt, dass eine Breite des zweiten Seitenwandspacers (304) monoton abnimmt.
  19. Integrierter Chip nach Anspruch 18, wobei eine erste Linie, die sich zwischen Enden der ersten abgewinkelten Seitenwand erstreckt, eine erste Neigung aufweist, die größer ist als eine zweite Neigung (Φ) einer zweiten Linie, die sich zwischen Enden der zweiten abgewinkelten Wand erstreckt.
  20. Integrierter Chip nach einem der vorhergehenden Ansprüche 15 bis 19, wobei die erste Gatestruktur (104) ein Floating-Gate (204), das von dem Substrat (102) durch ein Tunneldielektrikum (202) getrennt ist, und ein Steuergate (208), das von dem Floating-Gate durch ein Zwischenschichtdielektrikum (208) getrennt ist, umfasst, und wobei die zweite Gatestruktur (110) eine Gateelektrode (212) umfasst, die von dem Substrat durch ein Gatedielektrikum (210) getrennt ist.
DE102017120886.0A 2017-08-01 2017-09-11 Integrierter Chip umfassend Gatestrukturen mit Seitenwandspacer und Herstellungsverfahren Active DE102017120886B4 (de)

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