KR20020032784A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

주변 회로 영역을 마스크로 덮은 상태에서 셀 영역에 배치된 게이트 전극의 상부에 형성된 캐핑막 및 게이트 전극의 측벽에 형성된 스페이서를 이용하여 셀 영역에 자기 정렬 콘택홀을 형성 한 후 셀 영역 및 주변 회로 영역 전면에 폴리실리콘층을 형성 한다. 이 폴리 실리콘층은 폴리 실리콘층에 대해 식각률이 큰 식각반응가스 예를 들면 Cl2가스가 포함된 반응식각가스를 사용하여 주변 회로 영역에 위치하는 캐핑막 상면이 노출되지 않도록 1차 에치백 된다. 1차 에치백된 폴리실리콘층 전면을 캐핑막 패턴에 대한 식각 선택비가 높고 로딩 현상을 발생시키지 않는 식각반응가스, 예를 들면 HBr가스를 이용하여 제 2 차 에치백을 실시하여 셀 영역의 자기 정렬 콘택홀을 채우는 폴리실리콘 노드를 형성한다. 이런 기술에 의해 주변 회로 영역에 형성된 캐팽막의 두께를 감소시키지 않고 셀 영역의 비트 라인 연결 플러그 및 스토리지 전극 연결 플러그 노드를 형성할 수 있다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 셀 영역 및 주변 회로 영역으로 이루어진 반도체 소자의 제조 방법에 관한 것으로, 주변 회로 영역에 형성된 게이트 전극 캐핑막의 두께 감소 없이 셀 영역의 플러그 노드를 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
셀 영역과 주변 영역으로 이루어지는 반도체 소자가 고집적화됨에 따라, 셀 영역에서는 소스 및 드레인과 같은 활성 영역과 비트 라인을 연결하는 비트라인 연결 플러그 및 활성 영역과 캐패시터의 스토리지 전극을 연결하는 스토리지 전극 연결 플러그를 형성하기 위한 콘택홀을 통상의 사진 식각 방법으로 형성하는 데는 한계가 있다. 이에, 콘택홀을 형성 방법으로, 게이트 전극의 측벽에 형성된 스페이서와 상부에 형성된 캐핑막을 게이트 전극을 덮는 층간 절연막, 예를 들면 산화막과의 식각 선택비가 높은 물질 예를 들면 질화막으로 형성하여, 스페이서 사이의 활성 영역을 자기 정렬 방식(Self-Align)으로 노출시키는 방법이 사용되고 있다. 그런데, 이런 자기 정렬 콘택홀을 형성하기 위해서는 주변 회로 영역을 마스킹 한 상태에서 셀 영역에 콘택홀이 형성될 부분만을 노출시키는 접촉 형(contact-type) 자기 정렬 포토레지스트 마스크 패턴을 형성한 뒤, 식각 공정을 진행한다. 그런데, 접촉형 자기 정렬 포토레지스트 마스크 패턴이 미스 얼라인되면, 비트 라인이 인접하는 비트라인에 연결되는 브리지 현상이 나타나며, 콘택홀 형성 식각이 과도하게 되면, 비트 라인과 그 하부에 위치하는 게이트 전극이 단락하는 문제가 발생한다. 따라서, 접촉형 포토레지스트 마스크 패턴 대신에 콘택홀이 형성될 영역과 그 양측에 위치하는 게이트 전극을 노출시키는 라인형(line-type) 포토레지스트 마스크 패턴을 사용하여 전술한 문제점들을 해결하고 있다.
라인형 포토레지스트 마스크 패턴을 이용하여 셀 영역의 게이트 전극 사이의 활성 영역을 노출시키는 콘택홀을 형성 한 다음, 라인형 포토레지스트 마스크 패턴과 주변 회로 영역을 덮고 있던 포토레지스트 마스크 패턴을 제거한다. 이때 셀 영역에서는 캐핑막에 약 600 내지 700Å의 손상이 발생한다. 이어, 셀 영역과 주변 회로 영역 전면에 폴리 실리콘층을 형성한 뒤 기계 및 화학적 연마를 실시하여 셀 영역의 폴리실리콘 노드를 형성한다. 기계 및 화학적 연마에 의해 셀 영역의 캐핑막에서는 약 200Å의 추가 손상이 발생하고, 주변회로 영역의 캐핑막은 적어도 400 내지 600Å의 손상이 발생한다.
그런데, 반도체 소자가 고집적화됨에 따라 주변 회로 영역에서도 활성 영역과 비트 라인 또는 배선을 연결하는 비트 라인 연결 플러그 또는 배선 연결용 스터드 형성 용 콘택홀을 자기 정렬 방식으로 형성하게 되었다. 셀 영역에 플러그 노드를 형성하는 과정 중에 주변 회로 영역의 캐핑막이 손상되어 그 두께가 감소함에 따라 주변 회로 영역에서 자기 정렬방식의 콘택홀을 형성할 때 게이트 전극과 비트 라인 또는 배선 연결 플러그 또는 비트 라인 또는 배선과 단락되는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 주변 회로 영역에 형성된 캐팽막의 두께를 감소시키지 않고 셀 영역의 비트 라인 연결 플러그 및 스토리지 전극 연결 플러그 노드를 형성하는 방법을 제공하는 것이다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 제조 단계를 나타내는 공정 단면도들이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위해, 주변 회로 영역을 마스크로 덮은 상태에서 셀 영역에 배치된 게이트 전극의 상부에 형성된 캐핑막 및 게이트 전극의 측벽에 형성된 스페이서를 이용하여 셀 영역에 자기 정렬 콘택홀을 형성 한다. 이후 셀 영역 및 주변 회로 영역 전면에 폴리실리콘층을 형성 한다. 이 폴리 실리콘층은 2차례에 걸쳐 에치백된다. 제 1 차 에치백은 폴리 실리콘층에 대해 식각률이 큰 식각반응가스 예를 들면 Cl2가스가 포함된 반응식각가스를 사용하여 주변 회로 영역에 위치하는 캐핑막 상면이 노출되지 않도록 그 상부에 두께가 감소된 박막의 폴리 실리콘층이 형성될때 까지 실시한다. 1차 에치백의 종료 시점은 박막의 폴리 실리콘층과 주변 회로 영역의 캐핑막과의 간격이 약 1000Å가 되는 시점이 되는 것이 바람직하다. 다음, 1차 에치백된 폴리실리콘층 전면을 캐핑막 패턴에 대한 식각 선택비가 높고 로딩 현상을 발생시키지 않는 식각반응가스, 예를 들면HBr가스를 이용하여 제 2 차 에치백을 실시하여 셀 영역의 자기 정렬 콘택홀을 채우는 폴리실리콘 노드를 형성한다.
1차 에치백 및 2차 에치백에 의해 셀 영역에서는 폴리실리콘 노드를 형성하면서, 주변 회로 영역에서는 게이트 전극 상부의 캐핑막의 두께 감소가 생기지 않게 된다. 따라서, 주변회로 영역에서도 자기 정렬 콘택홀을 형성할때 게이트전극과 이후에 형성되는 비트 라인과의 단락이 발생하지 않게된다.
이하 도 1 내지 도 6을 참조로 본 발명을 상세히 설명한다. 도 1 에서, 셀 영역(C)과 주변 회로 영역(P)으로 이루어진 반도체 소자의 기판(10)에 게이트 전극 구조체(G1, G2, G3, G4, G5 및 G6)를 형성한다. 게이트 전극 구조체는 게이트 절연막(12), 게이트 전극(14, 14a), 게이트 전극 상면에 형성된 캐핑막 패턴(18, 18a) 및 게이트 전극(14, 14a) 및 캐핑막(18, 18a) 측벽에 형성된 스페이서(16, 16a)를 형성한다. 셀 영역(C) 및 주변 회로 영역(P)의 게이트 전극 구조체(G1, G2, G3, G4, G5, G6)가 형성된 반도체 기판(10) 전면에는 층간 절연막(20)을 형성한다. 다음, 주변 회로 영역을 덮는 마스크(22)를 형성 한 뒤 셀 영역(C)에 자기 정렬 콘택홀(17)을 형성한다. 자기 정렬 콘택홀(17)은 층간 절연막(20)과 캐핑막(18) 그리고 스페이서(16)와의 식각 선택비를 이용한 것으로, 층간 절연막(20)으로 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막, BPSG(BoroPhospho Silicate Glass), BSG(Boro Silicate Glass), PSG(Phspho SIlicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate) 또는 PE(Plasma Enhanced)-TEOS막을 이용할 경우에 캐핑막(18)과 스페이서(16)로는 실리콘 질화막, 알루미늄 산화막 또는타이타늄 산화막을 이용한다. 그런데 이때, 셀 영역(C)의 캐핑막(18)은 손상을 받게 되어 "A"로 표시된 만큼 예를 들면 약 400 내지 500Å의 두께가 감소하게 된다.
도 2에서, 도 1에서 도시된 마스크 (22)를 제거하는 공정을 실시하는데, 이때에는 셀 영역(C)과 주변 회로 영역(P) 양쪽에서 "B"에 해당하는 만큼 예를 들면 200Å의 캐핑막(18) 두께 감소가 발생한다. 구체적으로, 처음의 캐핑막(18)의 두께가 2000Å였다면, 셀 영역(C)에 자기 정렬 콘택홀을 형성하고 주변 회로 영역(P)의 마스크를 제거한 뒤에 셀 영역(C)의 캐핑막은 1300 내지 1400의 두께를 가지는 반면 주변 회로 영역(P)의 캐핑막은1800의 두께를 갖게 된다. 즉 셀 영역(C)과 주변 회로 영역(P) 사이에는 400 내지 500Å의 두께 차이가 발생한다.
도 3에서, 셀 영역(C)과 주변 회로 영역(P)을 포함하는 반도체 기판(10) 전면에 약 5000Å의 폴리실리콘층을 형성한다. 이 폴리실리콘층은 도 3에서 점선으로 표시된 부분까지 형성된다. 폴리실리콘층의 식각률을 크게 하는 반응 가스 예를 들면 1분에 2500Å이상의 식각을 진행시키는 반응 가스를 사용하여 폴리실리콘층 전면에 대해 1차 에치백을 실시한다. 전술한 반응 가스는 예를 들어 Cl2가스를 포함하는 식각가스가 사용될 수 있다. 제 1차 에치백 공정의 종료 시점은 도 3에 도시된 바와 같이, 주변 회로 영역에 형성된 캐핑막(18b)의 상면이 노출되지 않도록 폴리실리콘층(24)이 소정의 박막 상태에 도달한 때이다. 캐핑막(18b) 상부의 폴리실리콘층(24)의 두께는 약 1000Å임이 바람직하다. 만약, 1차 에치백시 사용한 식각 반응 가스를 사용하여, 셀 영역(C)의 폴리실리콘 노드를 형성할때까지 에치백 공정을 진행한다면, 로딩 효과에 의해 균일한 높이를 갖는 폴리실리콘 노드를 형성할수 없게 된다.
따라서, 1차 에치백에 의해 폴리실리콘층을 부분 식각하고 도 4에 도시된 것과 같이 1차 에치백된 폴리실리콘층(24)을 로딩 효과를 발생하지 않으면서 폴리실리콘층(24)의 식각 선택비가 캐핑막(18, 18a)에 대해 적어도 5이상이 되도록 하는 식각 반응 가스 예를 들면 HBr을 사용하여, 폴리실리콘층(24)에 대해 2차 에치백을 실시하여 셀 영역(C)의 노드(24a)를 형성한다. 이때, 주변 회로 영역(P)에 존재하던 폴리실리콘층(24)은 제거되고 그 하부에 위치하던 절연막(20a)은 두께가 약간 감소하고 캐팽막 패턴(18b)은 실질적으로 손상되지 않는다.
따라서, 셀 영역(C)에 위치하는 캐핑막(18)은 600 내지 700Å의 두께 감소가 있으나, 주변 회로 영역(P)에 위치하는 캐핑막(18a)은 약 200Å의 손상만이 발생하게 된다. 즉, 종래에 기술에 의하면, 셀 영역(C)의 폴리실리콘 노드를 형성하기 위해 기계 및 화학적연마를 실시할때 주변 회로 영역(P)에서 약 400Å의 캐핑막의 두께 감소가 있었으나, 기계 및 화학적 연마 대신에 본 발명에서는 2단계로 나누어 진행된 에치백 공정만을 실시하므로, 주변 회로 영역(P)의 캐핑막의 두께 감소를 억제할 수 있다.
다음, 도 5에서, 셀 영역(C) 및 주변 회로 영역(P)이 형성된 반도체 기판 전면에 제 2 층간 절연막(26)을 형성하고 주변 회로 영역(P)에 자기정렬 콘택홀을 형성하기 위한 공정을 실시한다. 주변 회로 영역(P)의 자기 정렬 콘택홀(28)을 형성하는 공정은 셀 영역(C)에서의 자기 정렬 콘택홀을 형성하는 과정과 동일하다. 즉, 주변 회로 영역에 형성된 캐핑막(18a)과 스페이서(16a)와 제 1 층간 절연막(20a)과제 2 층간 절연막(26)과의 식각 선택비를 이용한다. 한편, 주변 회로 영역(P)의 자기 정렬 콘택홀(28)을 형성할 때 마스크 패턴(도시되지 않음)이 미스 얼라인 되더라도, 캐핑막(18a)의 두께가 충분히 두께우므로, 캐핑막(18a)의 하부에 위치하는 게이트 전극(14a) 표면이 노출되지 않게 된다.
다음, 주변 회로 영역(P)의 자기 정렬 콘택홀을 채우면서 제 2 층간 절연막(26) 상에 도전성 물질막(30)을 형성한다. 이후에 도시되지 않았으나 도전성 물질막(30)은 기계 및 화학적 연마를 받아 도전성 플러그 노드(도시되지 않음)가 형성된다. 도전성 플러그 노드는 이후에 형성되는 비트 라인 또는 배선과 자기 정렬 콘택홀에 의해 노출된 활성 영역을 연결시킨다.
이상에서 살펴본 바와 같이, 본 발명에서는 셀 영역의 폴리실리콘 노드를 형성할 때, 1차적으로 주변 회로 영역(P)의 캐핑막의 표면이 노출되기 이전까지 반도체 기판(10) 전면에 대해 폴리실리콘 식각률이 큰 식각 반응 가스를 이용하여 폴리실리콘층을 부분적으로 에치백한다. 이후에 로딩 효과를 발생시키지 않으면서도 캐핑막과 스페이서에 대한 폴리실리콘의 식각 선택비가 5 이상이 되도록 하는 반응 가스 예를 들면 HBr 가스를 이용하여 2차 에치백을 실시한다. 따라서, 셀 영역의 폴리실리콘 노드를 형성할때 주변 회로 영역의 캐핑막 패턴은 거의 손상되지 않게 되므로, 이후에 주변 회로 영역에서 자기 정렬 콘택홀 형성용 마스크가 미스 얼라인 되어도, 주변회로 영역의 게이트 전극과 비트 라인 또는 배선간의 단락은 방지될 수 있다.

Claims (7)

  1. 셀 영역과 주변 회로 영역으로 이루어지는 반도체 소자의 기판 상에 형성된 게이트 전극, 상기 게이트 전극의 측벽에 형성된 스페이서 및 상기 게이트 전극의 상면에 형성된 캐핑막을 제공하는 단계,
    상기 스페이서 및 상기 캐핑막과의 식각 선택비가 높은 물질로 이루어지는 절연막을 상기 캐핑막이 형성된 반도체 기판 전면에 형성하는 단계,
    상기 셀 영역에 형성된 스페이서 및 캐핑막을 이용하여 상기 셀 영역의 절연막을 제거하여 상기 셀 영역의 반도체 기판 표면을 노출시키는 자기 정렬 콘택홀을 형성하는 단계,
    상기 자기 정렬 콘택홀이 형성된 반도체 기판 전면에 폴리 실리콘층을 형성하는 단계,
    상기 폴리 실리콘층에 대해 식각률이 큰 식각반응가스 사용하여 상기 주변 회로 영역에 위치하는 캐핑막 상면이 노출되지 않도록 두께가 감소된 박막의 폴리 실리콘층이 형성될때 까지 상기 폴리실리콘층을 1차 에치백하는 단계, 및
    상기 1차 에치백된 폴리실리콘층 전면을 상기 캐핑막에 대한 식각 선택비가 높고 로딩 현상을 발생시키지 않는 식각반응가스를 이용하여 제 2 차 에치백을 실시하여, 상기 셀 영역의 자기 정렬 콘택홀을 채우는 폴리실리콘 노드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 두께가 감소된 박막의 폴리 실리콘층과 상기 주변회로의 캐핑막과의 간격이 약 1000Å인 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 스페이서와 캐핑막은 실리콘 질화막, 알루미늄 산화막 또는 타이타늄 산화막이고, 상기 절연막은 상기 스페이서와 상기 캐핑막과 다른 물질로 이루어지되 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막, BPSG, PSG, BSG, USG, TEOS 또는 PE-TEOS인 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 1 차 에치백 단계에서 사용되는 식각반응가스는 Cl2가스를 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 제 2 차 에치백 단계에서 사용되는 식각반응가스는 HBr가스인 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 제 2 차 에치백 단계에서 사용되는 식각 반응가스에 의한 상기 캐핑막 패턴에 대한 상기 1차 에치백된 폴리실리콘층의 식각 선택비가 5이상인 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 제 2 차 에치백 단계 후에, 상기 폴리실리콘 노드가 형성된 반도체 기판 전면에 평탄화된 제 2 절연막을 형성하는 단계,
    상기 주변 회로 영역의 제 2 절연막과 상기 제 1 절연막을 상기 주변 회로 영역의 스페이서와 캐핑막 패턴을 이용하여 제거하여, 상기 주변 회로 영역의 반도체 기판을 노출시키는 자기 정렬 콘택홀을 형성하는 단계 및
    상기 자기 정렬 콘택홀이 형성된 반도체 기판 전면에 도전층을 형성하는 단계를 더 구비하는 반도체 소자의 제조 방법.
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