KR19980073952A - 패드층을 구비한 반도체소자 및 이를 형성하는 방법 - Google Patents

패드층을 구비한 반도체소자 및 이를 형성하는 방법 Download PDF

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KR19980073952A
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Abstract

본 발명은 패드층을 구비한 반도체 소자 및 이를 형성하는 방법을 개시한다. 먼저 패드층을 구비한 반도체 소자는 반도체 기판 상에 요철 모양으로 형성된 게이트들; 상기 게이트들 측벽에 형성된 스페이서들; 상기 반도체 기판에 형성된 소오스/드레인들; 및 상기 게이트 사이가 상기 스페이서로 메워진 제 1 게이트간 영역과 자기 정렬(Self-Align)된 패드층으로 메워진 제 2 게이트간 영역을 구비한다. 상기 반도체 소자를 형성하기 위해서는 반도체 기판 상에 소자 분리막을 형성하여 활성 영역과 비활성 영역을 한정한다. 상기 소자 분리막이 형성된 반도체 기판 상에 상기 반도체 기판을 가로지르고 요철 모양을 한 게이트를 형성한다. 절연 물질을 사용하여 상기 게이트 측벽에 스페이서를 형성함으로써 상기 게이트간 영역을 상기 스페이서로 메워지는 제 1 게이트간 영역과 상기 스페이서로 메워지지 않는 제 2 게이트간 영역으로 나는다. 상기 반도체 기판에 소오스/드레인을 형성한다. 상기 게이트와 소오스/드레인이 형성된 반도체 기판 상에 사진 식각 공정을 진행하지 않고 증착 및 에치백 공정만을 진행함으로써 자기 정렬(self-align)된 패드층을 형성한다.

Description

패드층을 구비한 반도체 소자 및 이를 형성하는 방법.
본 발명은 반도체 소자에 관한 것으로, 특히 패드층을 구비한 반도체 소자 및 이를 형성하는 방법에 관한 것이다.
반도체 소자가 고집적화됨에따라 서브 마이크론(sub micron) 이하의 패턴 특히포토 공정의 한계를 넘어서는 극한의 수준까지 요구하게 되었다.
또한 셀 커패시터도 플래너(planar) 구조에서 스택(stack)를 거쳐 좀더 면적 효율이 좋은 코브(COB;Capacitor On Bit-line)구조로 바뀌고 있다.
코브는 비트 라인 형성 후 커패시터를 형성하므로 스토리지 전극과 소오스를 연결하기 위한 배리드 콘택을 형성하기 위해서는 비트 라인이 활성 영역 상부를 지나지 못하고 비껴서 지나가게 된다. 이러한 상태에서 비트 라인과 활성 영역 사이에서 비트 라인고 활서 영역을 연결하는 것이 패드층이다.
그런데 패드층 형성 공정은 디자인 룰(design rule)이 작아 포토 및 식각 기술의 한계로 인해 많은 어려움이 있다.
도 1은 종래 기술에 의해 활성 영역을 한정하는 활성 영역 마스크 패턴(21) 및 게이트 마스크 패턴(23)을 나타낸다.
상기 활성 영역 마스크 패턴(21)은 제 1 방향과 상기 제 1 방향과 수직인 제 2 방향에서 각각 소정의 폭을 가지는 십자형으로서, 서로 번갈아서 즉, 교번하여 위치한다.
상기 게이트 마스크 패턴(23)은 상기 활성 영역 마스크 패턴(21) 중 제 1 방향의 양 팔에서 제 2 방향으로 가로지르는 형태로서 각 게이트 마스크 패턴(23) 간의 거리가 일정하다.
도 2 내지 도 5는 상기 도 1의 마스크 패턴들을 이용하여 반도체 소자의 패드층을 형성하는 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 1은 반도체 기판을, 3은 소자 분리막을, 5는 게이트를, 7은 절연막을, 7b는 스페이서를, 9·9a는 층간 절연층을, 11은 감광막 패턴을, 13은 도전층을, 13a는 패드층을, 그리고 15는 제 2 감광막 패턴을 각각 나타낸다.
도 2를 참조하면, 도 1의 활성 영역 마스크 패턴(21)을 이용하여 반도체 기판(1)에 소자 분리 공정을 진행함으로써 활성 영역을 제외한 비활성 영역에 소자 분리막(3)을 형성하는 공정, 도 1의 게이트 마스크 패턴(23)을 이용하여 상기 반도체 기판(1) 상에 도전층/게이트 산화막 구조의 게이트(5)를 형성하는 공정, 상기 게이트(5)가 형성된 반도체 기판(1) 전면에 절연 물질을 증착한 후 에치백(etch back)하여 상기 게이트(5) 상부에 절연막(7a)과 상기 게이트 측벽에 스페이서(7b)를 형성하는 공정, 그리고 상기 반도체 기판(1)에 이온 주입하여 소오스/드레인(도시하지 않음)을 형성하여 소오스/드레인과 게이트(5)로 이루어지는 트랜지스터를 형성하는 공정을 차례로 진행한다.
상기 소자 분리 공정은 통상의 방법 즉 로코스 또는 트렌치 소자 분리 방법을 이용하는데, 그 결과 상기 반도체 기판(1)에는 활성 영역이 십자형으로 형성된다.
이어서, 상기 트랜지스터가 형성된 반도체 기판(1) 전면에 절연 물질을 증착하여 층간 절연층(9)을 형성하는 공정과 상기 층간 절연층(9) 상에 감광막(후속 공정에서 제 1 감광막 패턴(11)으로 패터닝됨)을 증착한 후 상기 소오스/드레인 상부에 해당하는 부분을 식각하여 제 1 감광막 패턴(11)을 형성하는 공정을 진행한다.
도 3을 참조하면, 상기 제 1 감광막 패턴(11)을 마스크로하여 상기 층간 절연층(9)을 식각하여 층간 절연층(9a)을 형성한다.
이어서 상기 제 1 감광막 패턴(11)을 제거한다.
도 4를 참조하면,상기 층간 절연층(9a)이 형성된 반도체 기판(1) 상에 도전 물질을 증착하여 도전층(13)을 형성하는 공정과 상기 도전층(13) 상에 감광막(후속 공정에서 제 2 감광막 패턴(15)으로 패터닝됨)을 증착한 후 상기 소오스/드레인에 대응하는 부분이 남겨지도록 패터닝하여 제 2 감광막 패턴(15)을 형성하는 공정을 진행한다.
도 5를 참조하면,상기 제 2 감광막 패턴(15)을 마스크로하여 상기 도전층(13)을식각함으로써 상기 도전층(13)이 상기 게이트(5) 사이의 소오스/드레인 상부에 남는 형태의 패드층(13a)을 형성한다.
이어서 상기 제 2 감광막 패턴(15)을 제거한다.
상기에서는 게이트 사이에 콘택 홀을 형성한 후 상기 콘택 홀을 메우는 패드층을 형성하기 위해 2회의 사진 식각 공정을 진행하므로 공정이 복잡해지고, 패드층을 형성하기 위한 제 2 감광막 패턴의 폭 및 감광막 패턴 사이의 거리가 너무 작아서 패드층이 브릿지(bridge)되거나 감광막 패턴이 쓰러져 패드층이 원하는 패턴으로 형성되지 않는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는 자기 정렬(Self-Align)된 패드층을 구비하는 반도체 소자를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 소자를 형성하는 방법을 제공하는데 있다.
도 1은 종래 기술에 의해 활성 영역을 한정하는 활성 영역 마스크 패턴 및 게이트 마스크 패턴을 나타낸다.
도 2 내지 도 5는 상기 도 1의 마스크 패턴들을 이용하여 반도체 소자의 패드층을 형성하는 방법을 설명하기 위해 도시한 단면도들이다.
도 6은 본 발명에 의해 패드층을 구비한 반도체 소자를 나타낸다.
도 7은 본 발명에 의해 활성 영역 마스크 패턴 및 게이트 마스크 패턴을 나타낸다.
도 8 내지 도 12는 본 발명의 방법에 의해 차례대로 레이아웃된 반도체 소자의 레이아웃도들이다.
도 13 내지 도 16 및 도 17 내지 도 20은 상기 도 8 내지 도 12의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 각각에 대응하는 단면도들로서, 본 발명에 의한 반도체 소자의 패드층 형성 방법을 순차적으로 나타낸 도면이다.
도 21 내지 도 26은 본 발명의 다른 실시예로서, 셀 어레이부와 주변 회로부로 구분된 반도체 기판 상에 패드층을 형성하는 방법을 순차적으로 나타낸 도면이다.
상기 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 요철 모양으로 형성된 게이트들; 상기 게이트들 측벽에 형성된 스페이서들; 상기 반도체 기판에 형성된 소오스/드레인들; 및 상기 게이트 사이가 상기 스페이서로 메워진 제 1 게이트간 영역과 자기 정렬(Self-Align)된 패드층으로 메워진 제 2 게이트간 영역을 구비한다.
상기 패드층들은 상기 제 1 게이트간 영역으로 인해 소자 분리(isolation)된다.
상기 다른 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 소자 분리막을 형성하여 활성 영역과 비활성 영역을 한정한다. 상기 소자 분리막이 형성된 반도체 기판 상에 상기 반도체 기판을 가로지르고 요철 모양을 한 게이트를 형성한다. 절연 물질을 사용하여 상기 게이트 측벽에 스페이서를 형성함으로써 상기 게이트간 영역을 상기 스페이서로 메워지는 제 1 게이트간 영역과 상기 스페이서로 메워지지 않는 제 2 게이트간 영역으로 나는다. 상기 반도체 기판에 소오스/드레인을 형성한다. 상기 게이트와 소오스/드레인이 형성된 반도체 기판 상에 사진 식각 공정을 진행하지 않고 증착 및 에치백 공정만을 진행함으로써 자기 정렬(self-align)된 패드층을 형성한다.
본 발명에 의한 패드층을 구비한 반도체 소자 및 이를 형성하는 방법은, 요철 모양의 게이트 마스크를 이용함으로써 포토 공정 없이 자기 정렬(self-align)된 패드층을 형성할 수 있고 또한 셀어레이부와 주변회로부를 구비한 반도체 기판에 디자인 룰이 작은 패드층을 형성할 때 디자인 룰이 크고 포토 마진(photo margin)이 많은 셀 어레이 오픈 또는 클로즈(open or close) 포토와 전면 에치백(etch back) 공정을 진행함으로써 자기 정렬된 패드층을 보다 단순하게 형성할 수 있다는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 6은 본 발명에 의해 패드층을 구비한 반도체 소자를 나타낸다.
반도체 기판(51) 상에 서로 다른 폭을 가진 게이트(55)가 형성되고 상기 게이트(55) 측벽에 그 구성 물질이 절연 물질인 스페이서(57b)가 형성되어 있다.
상기 게이트(55) 사이의 영역은 스페이서(57b)로 메워진 제 1 게이트간 영역(h)과 자기 정렬(Self-Align)된 패드층(59)으로 메워진 제 2 게이트간 영역(k)으로 구분된다.
이때 상기 제 1 게이트간 영역(h)의 폭과 제 2 게이트간 영역(k)의 폭이 다르고 상기 제 1 게이트간 영역(h)으로 인해 상기 패드층(59)은 이웃하는 셀과 소자 분리(isolation)된다.
도 7은 본 발명에 의해 활성 영역 마스크 패턴(31) 및 게이트 마스크 패턴(33)을 나타낸다.
상기 활성 영역 마스크 패턴(31)은 제 1 방향과 상기 제 1 방향과 수직인 제 2 방향에서 각각 소정의 폭을 가지는 십자형으로 서로 번갈아서 즉, 교번하여 위치한다.
상기 게이트 마스크 패턴(33)은 상기 십자형 마스크 패턴(3) 중 제 1 방향의 양 팔에서 제 2 방향으로 가로지르면서 요철 모양으로 형성하는데, 상기 게이트 마스크 패턴(33)을 이와 같이 형성하는 이유는 다음과 같다.
만일 상기 게이트 마스크 패턴(33)을 이용하여 자기 정렬 방법, 즉 게이트가 형성된 반도체 기판 상에 도전 물질을 증착한 후 에치백하는 방법으로 게이트 사이에 패드층을 형성하면, 서로 이웃하는 셀의 패드층이 접촉되어 소자 분리(isolation) 되지 않는 문제점이 있다. 따라서 상기 게이트 마스크 패턴(33)을 반도체 기판 상에 패드층을 형성할 부분의 게이트간 거리와 패드층을 형성하지 않을 부분의 게이트간 거리가 다르도록 해야한다. 예컨대 패드층을 형성할 부분이 패드층을 형성하지 않을 부분보다 크고 패드층을 형성하지 않을 부분의 게이트간 거리가 게이트 측벽에 형성할 스페이서 두께의 2배보다 작아야 한다.
다시말해서 상기 게이트 마스크 패턴(33)은 서로 이웃하는 셀을 소자 분리하기 위해 게이트를 형성한 후 게이트 측벽에 스페이서를 형성할 때 게이트 사이가 스페이서로 메워지는 부분과 메워지지 않는 부분이 발생하도록 한 패턴이다.
도 8 내지 도 12는 본 발명의 방법에 의해 차례대로 레이아웃된 반도체 소자의 레이아웃도들이다.
도 13 내지 도 16 및 도 17 내지 도 20은 상기 도 8 내지 도 12의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 각각에 대응하는 단면도들로서, 본 발명에 의한 반도체 소자의 패드층 형성 방법을 순차적으로 나타낸 도면이다.
도면 참조 번호 51은 반도체 기판을, 53은 소자 분리막을, 55는 게이트를, 57a는 절연막을, 57b는 스페이서를, 그리고 59는 패드층을 각각 나타낸다.
도 8, 13및 17을 참조하면, 도 7의 활성 영역 마스크 패턴(31)을 이용하여 반도체 기판(51) 상에 소자 분리 공정을 진행한다.
상기 소자 분리 공정은 통상의 방법 즉 로코스 또는 트렌치 소자 분리 방법을 이용한다. 그 결과 상기 반도체 기판(51)에 소자 분리막(53)이 형성되고 상기 반도체 기판(51)은 도 8에서 보는 바와 같이 활성 영역(91)과 비활성 영역(93)으로 나뉘어지는데, 이때 상기 활성 영역(91)은 상기 활성 영역 마스크 패턴(31) 그대로 나타나지 않고 다소 완만해짐을 알 수 있다.
도 9, 14 및 18을 참조하면, 상기 반도체 기판(51) 상에 게이트 산화막(도시하지 않음)과 게이트 도전층(도시하지 않음)을 차례로 증착한 후, 도 7의 게이트 마스크 패턴(33)을 이용하여 식각함으로써 게이트 도전층/게이트 산화막 구조의 게이트(55)를 형성한다.
상기 게이트(55)는 상기 활성 영역(91)의 제 1 방향인 횡 방향의 양 팔에서 상기 반도체 기판(51)을 제 2 방향으로 가로지르며 요철 모양을 한다.(도 9 참조)
그 결과 상기 게이트(55) 사이에는 서로 다른 폭으로 제 1 게이트간 영역(h)과 제 2 게이트간 영역(k)이 나타나는데, 상기 제 2 게이트간 영역(k)은 후속 공정에서 패드층이 형성되는 부분이다.
상기 제 1 게이트간 영역(h)은 후속 공정에서 스페이서로 메워짐으로써 이웃하는 셀 사이를 소자 분리하기 위한 것으로, 상기 제 2 게이트간 영역(k)보다 작으면서 스페이서 두께의 2배보다 작게 형성되어야 한다.
도 10, 15 및 19를 참조하면, 상기 반도체 기판(51) 전면에 절연 물질을 증착한 후 식각하여 상기 게이트(55) 상부에는 절연막(57a)을 그리고 상기 게이트(55) 측벽에는 스페이서(57b)를 형성한다.
그 결과 상기 제 1 게이트간 영역(h)는 스페이서(57b)로 메워지고, 상기 제 2 게이트간 영역(k)은 상기 반도체 기판(51)의 소오스/드레인을 노출시킨다.
도 11, 16 및 20을 참조하면, 이온 주입으로 상기 노출된 반도체 기판(51)에 소오스/드레인(도시하지 않음)을 형성한 후, 상기 제 2 게이트간 영역(k)에 패드층(59)을 형성한다.
상기 패드층(59)은 리소그라피 공정을 진행하지 않고 자기 정렬(self-align) 방법, 즉 상기 반도체 기판(51) 전면에 도전 물질을 증착한 후 전면 에치백(etch back)하는 방법을 이용함으로써, 공정이 단순해지는 잇점이 있다.
도 12는 상기와 같은 방법으로 반도체 기판(51) 상에 패드층을 형성한 후 다이렉트 콘택(95)과 배리드 콘택(97)을 형성한 상태를 나타낸다.
다이렉트 콘택(95)은 드레인을 비트 라인(도시하지 않음)과 연결하기 위한 것이고, 배리드 콘택(97)은 소오스를 커패시터의 하부 전극(도시하지 않음)과 연결하기 위한 것이다.
상기의 패드층 형성 방법은, 요철 모양의 게이트 마스크를 이용하여 포토 공정 없이 자기 정렬(self-align) 방법으로 형성함으로써 공정이 단순해지는 잇점이 있다.
도 21 내지 도 26 본 발명의 다른 실시예로서, 셀 어레이부와 주변 회로부로 구분된 반도체 기판 상에 패드층을 형성하는 방법을 순차적으로 나타낸 도면이다.
도면 참조 번호 101은 반도체 기판을, 103은 소자 분리막을, 105는 게이트를, 107·107a·107c는 절연막을, 107b·107d는 스페이서를, 109는 제 1 감광막 패턴을, 111은 패드층을, 그리고 113은 제 2 감광막 패턴을 각각 나타낸다.
도 21을 참조하면, 셀 어레이부(A)와 주변 회로부(B)로 구분된 반도체 기판(101) 상에 소자 분리 공정을 진행함으로써 셀 어레이부(A)의 비활성 영역을 한정하는 소자 분리막(103a)과 셀 어레이부(A)와 주변회로부(B)의 경계를 나타내는 소자 분리막(105b)을 형성한다.
이어서 상기 반도체 기판(101) 상에 게이트 산화막(도시하지 않음)과 게이트 도전층(도시하지 않음)을 차례로 증착한 후 게이트 마스크를 이용하여 패터닝함으로서 게이트 도전층/게이트 산화막 구조의 게이트(105)를 형성한다.
이때 상기 게이트 마스크는 반도체 기판(101) 상에 형성되는 게이트(105)간 거리가 일정하지 않는 요철 패턴으로 이루어진다. 즉, 반도체 기판 상에 패드층을 형성할 부분의 게이트간 거리가 패드층을 형성하지 않을 부분의 게이트간 거리보다 크다. 이때 패드층을 형성하지 않을 부분이 스페이서(후속 공정에서 상기 게이트(105) 측벽에 형성됨) 로 메워져서 이웃하는 셀과 소자 분리되도록 패드층을 형성하지 않을 부분의 게이트간 거리를 스페이서 두께의 2배보다 작게한다.
도 22를 참조하면, 상기 반도체 기판(101) 상에 절연 물질을 증착하여 절연막(107)을 형성하는 공정과 상기 주변회로부(B)를 덮는 제 1 감광막 패턴(109)을 형성하는 공정을 진행한다.
상기 절연막(107)은 상기 게이트(105)측벽에 스페이서를 형성하기 위한 것이다.
도 23을 참조하면, 상기 절연막(107)을 식각하여 상기 게이트(105) 상부에는 절연막(107a)을 그리고 상기 게이트(105) 측벽에는 스페이서(107b)를 형성한다.
그 결과 상기 셀어레이부(A)에는 상기 게이트(105) 사이의 활성 영역이 노출된다.
이어서 이온 주입으로 상기 노출된 반도체 기판(101)에 소오스/드레인(도시하지 않음)을 형성한다.
도 24를 참조하면, 상기 게이트(105) 사이에 자기 정렬(self-align)된 패드층을 형성한다.
다시 말해서 상기 반도체 기판(101) 전면에 도전 물질을 증착한 후 에치백(etch back)하여 상기 게이트(105) 사이를 메우는 패드층(111)을 형성한다.
도 25를 참조하면, 상기 제 1 감광막 패턴(109)을 제거하는 공정과, 상기 셀 어레이부(A)를 덮는 제 2 감광막 패턴(113)을 형성하는 공정을 진행한다.
이어서 상기 주변 회로부(B)에 남아있을 수 있는 패드층을 식각하는 공정과 상기 주변 회로부(B)에서 상기 절연막(107)을 식각하여 상기 게이트(105) 상부에는 절연막(107c)을 그리고 상기 게이트(105) 측벽에는 스페이서(107d)를 형성한다.
도 26을 참조하면,상기 제 2 감광막 패턴(109)을 제거한다.
상기와 같은 패드층 형성 방법은 디자인 룰이 작은 패드층을 포토·식각하는 대신 디자인 룰이 크고 포토 마진(photo margin)이 많은 셀 어레이 오픈 또는 클로즈(open or close) 포토와 전면 에치백(etch back)함으로써 패드층을 보다 단순하게 형성할 수 있다는 장점이 있다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 패드층을 구비한 반도체 소자 및 이를 형성하는 방법은, 요철 모양의 게이트 마스크를 이용함으로써 포토 공정 없이 자기 정렬(self-align)된 패드층을 형성할 수 있고 또한 셀어레이부와 주변회로부를 구비한 반도체 기판에 디자인 룰이 작은 패드층을 형성할 때 디자인 룰이 크고 포토 마진(photo margin)이 많은 셀 어레이 오픈 또는 클로즈(open or close) 포토와 전면 에치백(etch back) 공정을 진행함으로써 자기 정렬된 패드층을 보다 단순하게 형성할 수 있다는 장점이 있다.

Claims (27)

  1. 제 1 패턴이 형성된 반도체 기판에 제 2 패턴이 자기 정렬(self-align)된 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 제 2 패턴은
    증착 후 에치백(etch back) 공정으로 형성된 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 제 1 패턴은 게이트이고 상기 제 2 패턴은 패드층인 것을 특징으로하는 반도체 소자.
  4. 반도체 기판 상에 요철 모양으로 형성된 게이트들;
    상기 게이트들 측벽에 형성된 스페이서들;
    상기 반도체 기판에 형성된 소오스/드레인들; 및
    상기 게이트 사이가 상기 스페이서로 메워진 제 1 게이트간 영역과 자기 정렬(Self-Align)된 패드층으로 메워진 제 2 게이트간 영역을 구비하는 것을 특징으로하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 제 1 게이트간 영역의 폭과 제 2 게이트간 영역의 폭이 다른 것을 특징으로 하는 반도체 소자.
  6. 제 4 항에 있어서, 상기 제 1 게이트간 영역의 폭이 상기 제 2 게이트간 영역의 폭보다 작은 것을 특징으로 하는 반도체 소자.
  7. 제 4 항에 있어서, 상기 패드층들은
    상기 제 1 게이트간 영역으로 인해 소자 분리(isolation)되는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상에 소자 분리막을 형성하여 활성 영역과 비활성 영역을 한정하는 제 1 단계;
    상기 소자 분리막이 형성된 반도체 기판 상에 상기 반도체 기판을 가로지르고 요철 모양을 한 게이트를 형성하는 제 2 단계;
    절연 물질을 사용하여 상기 게이트 측벽에 스페이서를 형성함으로써 상기 게이트간 영역을 상기 스페이서로 메워지는 제 1 게이트간 영역과 상기 스페이서로 메워지지 않는 제 2 게이트간 영역으로 나누는 제 3 단계;
    상기 반도체 기판에 소오스/드레인을 형성하는 제 4 단계; 및
    상기 게이트와 소오스/드레인이 형성된 반도체 기판 상에 자기 정렬(self-align)된 패드층을 형성하는 제 5 단계를 구비하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  9. 제 8 항에 있어서, 상기 제 1 단계는
    십자형 패턴이 교번된 마스크를 이용하여 활성 영역을 형성하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  10. 제 8 항에 있어서, 상기 제 2 단계는
    요철 패턴의 게이트 마스크를 이용하여 게이트를 형성하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  11. 제 10 항에 있어서, 상기 게이트 마스크의 각 패턴 사이의 거리를
    상기 반도체 기판 상에 패드층을 형성할 부분과 패드층을 형성하지 않을 부분이 다르도록 하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  12. 제 11 항에 있어서, 상기 게이트 마스크의 각 패턴 사이의 거리를
    상기 반도체 기판 상에 패드층을 형성할 부분이 패드층을 형성하지 않을 부분보다 크게 하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  13. 제 8 항에 있어서, 상기 제 1 게이트간 영역의 폭과 제 2 게이트간 영역의 폭이 다른 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  14. 제 13 항에 있어서, 상기 제 1 게이트간 영역의 폭을 상기 제 2 게이트간 영역의 폭보다 작은 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  15. 제 8 항에 있어서, 상기 제 1 게이트간 영역의 폭은
    상기 스페이서 두께의 2배보다 작은 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  16. 제 8 항에 있어서, 상기 제 1 게이트간 영역은
    상기 패드층들을 소자 분리(isolation)하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  17. 제 8 항에 있어서, 상기 패드층들은
    상기 반도체 기판 상에 도전 물질을 증착한 후 에치백(etch back)하여 형성하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  18. 셀 어레이부와 주변 회로부로 구분된 반도체 기판 상에 소자분리막을 형성하여 활성 영역과 비활성 영역을 한정하는 단계;
    상기 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트가 형성된 반도체 기판 상에 절연 물질을 증착하여 절연막을 형성하는 단계;
    상기 반도체 기판 상에 감광막을 증착한 후 상기 셀 어레이부만 노출되도록 상기 감광막을 식각함으로써 상기 주변 회로부를 덮는 제 1 감광막 패턴을 형성하는 단계;
    상기 셀어레이부에서 상기 절연막을 식각하여 상기 게이트 측벽에 스페이서를 형성하는 단계;
    상기 셀 어레이부의 반도체 기판에 자기 정렬(self-align)된 패드층을 형성하는 단계;
    상기 제 1 감광막 패턴을 제거하는 단계;
    상기 반도체 기판 상에 감광막을 증착한 후 상기 셀 어레이부만 노출되도록 상기 감광막을 식각함으로써 상기 주변 회로부를 덮는 제 2 감광막 패턴을 형성하는 단계;
    상기 주변 회로부에서 상기 절연막을 식각하여 상기 게이트 측벽에 스페이서를 형성하는 단계; 및
    상기 제 2 감광막 패턴을 제거하는 단계를 구비하는 것을 특징으로하는 반도체 소자의 패드층 형성 방법.
  19. 제 18 항에 있어서, 상기 셀 어레이부의 게이트는
    요철 패턴의 게이트 마스크를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  20. 제 19 항에 있어서, 상기 게이트 마스크의 각 패턴 사이의 거리는
    상기 반도체 기판 상에 패드층을 형성할 부분과 패드층을 형성하지 않을 부분이 다른 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  21. 제 20 항에 있어서, 상기 게이트 마스크의 각 패턴 사이의 거리는
    상기 반도체 기판 상에 패드층을 형성할 부분이 패드층을 형성하지 않을 부분보다 크게 하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  22. 제 18 항에 있어서, 상기 제 1 게이트간 영역의 폭과 제 2 게이트간 영역의 폭을 다르게 형성하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  23. 제 22 항에 있어서, 상기 제 1 게이트간 영역의 폭을 상기 제 2 게이트간 영역의 폭보다 작게 형성하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  24. 제 18 항에 있어서, 상기 제 1 게이트간 영역의 폭은
    상기 스페이서 두께의 2배보다 작은 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  25. 제 18 항에 있어서, 상기 제 1 게이트간 영역은
    상기 패드층들을 소자 분리(isolation)하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  26. 제 18 항에 있어서, 상기 패드층들은
    상기 반도체 기판 상에 도전 물질을 증착한 후 에치백(etch back)하여 형성하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
  27. 제 18 항에 있어서, 상기 제 2 감광막 패턴을 형성한 후
    패드층 식각 공정을 추가하는 것을 특징으로 하는 반도체 소자의 패드층 형성 방법.
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Publication number Priority date Publication date Assignee Title
KR100308619B1 (ko) * 1999-08-24 2001-11-01 윤종용 반도체 장치용 자기 정렬 콘택 패드 형성 방법
KR100363099B1 (ko) * 2001-01-12 2002-12-05 삼성전자 주식회사 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법
KR100366634B1 (ko) * 2000-10-27 2003-01-09 삼성전자 주식회사 반도체 소자의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308619B1 (ko) * 1999-08-24 2001-11-01 윤종용 반도체 장치용 자기 정렬 콘택 패드 형성 방법
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