JPH06310671A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06310671A JPH06310671A JP5099501A JP9950193A JPH06310671A JP H06310671 A JPH06310671 A JP H06310671A JP 5099501 A JP5099501 A JP 5099501A JP 9950193 A JP9950193 A JP 9950193A JP H06310671 A JPH06310671 A JP H06310671A
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- pattern
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Abstract
(57)【要約】
【目的】 電極の総表面積をより大きくすることがで
き、ＤＲＡＭセルに必要なキャパシタ容量の増大をはか
り得る半導体記憶装置を提供すること。 【構成】 シリコン基板上に形成された、一部にＳＮコ
ンタクト部１１を有する絶縁膜２４と、この絶縁膜上２
４にＳＮコンタクト部１１を覆うように形成された電極
１３とを備えた半導体記憶装置において、電極１３は最
小加工寸法よりも小さい幅の溝１４により複数に分離さ
れ、かつ分離された各電極はＳＮコンタクト部１１に埋
め込まれた電極材料により電気的に接続されていること
を特徴とする。
き、ＤＲＡＭセルに必要なキャパシタ容量の増大をはか
り得る半導体記憶装置を提供すること。 【構成】 シリコン基板上に形成された、一部にＳＮコ
ンタクト部１１を有する絶縁膜２４と、この絶縁膜上２
４にＳＮコンタクト部１１を覆うように形成された電極
１３とを備えた半導体記憶装置において、電極１３は最
小加工寸法よりも小さい幅の溝１４により複数に分離さ
れ、かつ分離された各電極はＳＮコンタクト部１１に埋
め込まれた電極材料により電気的に接続されていること
を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電極パターンの改良を
はかった半導体装置に係わり、特にスタック型キャパシ
タ構造を有するダイナミックＲＡＭ（ＤＲＡＭ）等の蓄
積電極パターンの改良をはかった半導体装置に関する。
はかった半導体装置に係わり、特にスタック型キャパシ
タ構造を有するダイナミックＲＡＭ（ＤＲＡＭ）等の蓄
積電極パターンの改良をはかった半導体装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は高集積化，大容
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、メモリセルの微細化
への研究が進んでいる。このようなメモリセルの微細化
に伴い、情報（電荷）を蓄積するキャパシタの面積は減
少し、この結果メモリ内容が誤って読み出されたり、或
いはα線などによりメモリ内容が破壊されるソフトエラ
ーなどが問題になっている。
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、メモリセルの微細化
への研究が進んでいる。このようなメモリセルの微細化
に伴い、情報（電荷）を蓄積するキャパシタの面積は減
少し、この結果メモリ内容が誤って読み出されたり、或
いはα線などによりメモリ内容が破壊されるソフトエラ
ーなどが問題になっている。
【０００３】上記の問題を解決し、高集積化，大容量化
をはかるための方法として、占有面積を増大することな
く実質的にキャパシタの占有面積を拡大し、キャパシタ
容量を増やして蓄積電荷量を増大させるための様々な方
法が提案されている。その１つに、次のようなスタック
型キャパシタ構造を有するＤＲＡＭがある。
をはかるための方法として、占有面積を増大することな
く実質的にキャパシタの占有面積を拡大し、キャパシタ
容量を増やして蓄積電荷量を増大させるための様々な方
法が提案されている。その１つに、次のようなスタック
型キャパシタ構造を有するＤＲＡＭがある。
【０００４】このＤＲＡＭは、図８（ａ）に平面図を、
図８（ｂ）に（ａ）の矢視Ｆ−Ｆ′断面図を示すように
構成される。基板８１上に素子分離領域８２（８２1 ，
８２2 …）及び素子領域８９（８９1 ，８９2 …）を形
成し、さらにワード線８３（８３1 ，８３2 …）を形成
してＭＯＳトランジスタが構成され、また蓄積電極８４
（８４1 ，８４2 …），キャパシタ絶縁膜８５，プレー
ト電極８６を形成してキャパシタが構成されている。な
お、８７は蓄積電極コンタクト、８８は層間絶縁膜、９
０（９０1 ，９０2 …）はビット線を示している。
図８（ｂ）に（ａ）の矢視Ｆ−Ｆ′断面図を示すように
構成される。基板８１上に素子分離領域８２（８２1 ，
８２2 …）及び素子領域８９（８９1 ，８９2 …）を形
成し、さらにワード線８３（８３1 ，８３2 …）を形成
してＭＯＳトランジスタが構成され、また蓄積電極８４
（８４1 ，８４2 …），キャパシタ絶縁膜８５，プレー
ト電極８６を形成してキャパシタが構成されている。な
お、８７は蓄積電極コンタクト、８８は層間絶縁膜、９
０（９０1 ，９０2 …）はビット線を示している。
【０００５】しかしながら、この構造では投影面積及び
蓄積電極の平面パターンの周辺長が十分大きくないため
に、ＤＲＡＭセルに必要なキャパシタ容量を稼ぐには、
蓄積電極の高さを十分に高くしなければならない。この
ため、蓄積電極よりも上の配線から蓄積電極より下の層
にコンタクトをとるのが困難になるという問題があっ
た。
蓄積電極の平面パターンの周辺長が十分大きくないため
に、ＤＲＡＭセルに必要なキャパシタ容量を稼ぐには、
蓄積電極の高さを十分に高くしなければならない。この
ため、蓄積電極よりも上の配線から蓄積電極より下の層
にコンタクトをとるのが困難になるという問題があっ
た。
【０００６】そこで最近、１メモリセル当りのキャパシ
タの表面積をさらに効果的に増大させるために、位相シ
フトマスクを用いる方法が提案されている。この方法で
は、図９（ａ）に示すような位相シフタ９１を用いるこ
とにより、位相が１８０°回転し、位相シフタ９１のエ
ッジに沿って光強度が０になる。このため、ネガ型レジ
ストを用いることにより、位相シフタ９１のエッジに沿
ってレジストが除去されて、最小加工寸法よりも微細な
スペースが形成される。これは、いわゆるエッジ利用型
位相シフト・マスクである。
タの表面積をさらに効果的に増大させるために、位相シ
フトマスクを用いる方法が提案されている。この方法で
は、図９（ａ）に示すような位相シフタ９１を用いるこ
とにより、位相が１８０°回転し、位相シフタ９１のエ
ッジに沿って光強度が０になる。このため、ネガ型レジ
ストを用いることにより、位相シフタ９１のエッジに沿
ってレジストが除去されて、最小加工寸法よりも微細な
スペースが形成される。これは、いわゆるエッジ利用型
位相シフト・マスクである。
【０００７】この方法でエキシマ・ステッパ等を用いる
と、０．１〜０．２μｍのスペースが実現される。その
結果として、図９（ｂ）に示したような蓄積電極（Ｓ
Ｎ）９２の形状が実現される。なお、９３は最小設計ル
ールで形成されたコンタクト部である。このＳＮ形状
は、従来の単純ＳＮ構造に比べて総表面積が約２．５倍
になるため、同じＳＮ高さで同じキャパシタ絶縁膜厚で
比較すると、ＣS が従来の２．５倍になる。
と、０．１〜０．２μｍのスペースが実現される。その
結果として、図９（ｂ）に示したような蓄積電極（Ｓ
Ｎ）９２の形状が実現される。なお、９３は最小設計ル
ールで形成されたコンタクト部である。このＳＮ形状
は、従来の単純ＳＮ構造に比べて総表面積が約２．５倍
になるため、同じＳＮ高さで同じキャパシタ絶縁膜厚で
比較すると、ＣS が従来の２．５倍になる。
【０００８】しかしながら、この方法は蓄積電極の平面
的な面積の増大により表面積の増大をはかっているた
め、基板表面に蓄積電極を横方向に広げる余裕がなけれ
ばならず、素子が微細化してくると蓄積電極の平面的な
面積拡大効果も小さくなり、十分なキャパシタ容量を確
保できなくなる。
的な面積の増大により表面積の増大をはかっているた
め、基板表面に蓄積電極を横方向に広げる余裕がなけれ
ばならず、素子が微細化してくると蓄積電極の平面的な
面積拡大効果も小さくなり、十分なキャパシタ容量を確
保できなくなる。
【０００９】
【発明が解決しようとする課題】このように従来、蓄積
電極高さをさほど大きくすることなく、ＤＲＡＭセルに
必要なキャパシタ容量を確保する手段として位相シフト
を用いる方法があるが、この方法を用いても電極の表面
積の増大には限界があり、十分なキャパシタ容量を確保
することは困難となってきている。
電極高さをさほど大きくすることなく、ＤＲＡＭセルに
必要なキャパシタ容量を確保する手段として位相シフト
を用いる方法があるが、この方法を用いても電極の表面
積の増大には限界があり、十分なキャパシタ容量を確保
することは困難となってきている。
【００１０】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、電極の総表面積をよ
り大きくすることができ、ＤＲＡＭセルに必要なキャパ
シタ容量の増大等に寄与し得る半導体装置を提供するこ
とにある。
もので、その目的とするところは、電極の総表面積をよ
り大きくすることができ、ＤＲＡＭセルに必要なキャパ
シタ容量の増大等に寄与し得る半導体装置を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の骨子は、電極の
上面だけではなく側面の面積拡大をはかることにより、
総表面積の拡大をはかることにある。即ち本発明は、半
導体基板上に形成された、一部にコンタクト部を有する
絶縁膜と、この絶縁膜上にコンタクト部を覆うように形
成された電極とを備えた半導体装置において、電極は最
小加工寸法よりも小さい幅の溝により複数に分離され、
かつ分離された各電極はコンタクト部に埋め込まれた導
電材料により電気的に接続されていることを特徴とす
る。
上面だけではなく側面の面積拡大をはかることにより、
総表面積の拡大をはかることにある。即ち本発明は、半
導体基板上に形成された、一部にコンタクト部を有する
絶縁膜と、この絶縁膜上にコンタクト部を覆うように形
成された電極とを備えた半導体装置において、電極は最
小加工寸法よりも小さい幅の溝により複数に分離され、
かつ分離された各電極はコンタクト部に埋め込まれた導
電材料により電気的に接続されていることを特徴とす
る。
【００１２】また本発明は、半導体基板上にスイッチン
グ素子とキャパシタからなるメモリセルを複数個配置し
た半導体装置において、前記キャパシタの一方の電極を
成し前記スイッチング素子と接続される蓄積電極は、最
小加工寸法より小さい幅の溝により複数に分離され、か
つ分離された各電極は前記スイッチング素子とのコンタ
クト部で該コンタクト部に埋め込まれた導電材料により
電気的に接続されていることを特徴とする。
グ素子とキャパシタからなるメモリセルを複数個配置し
た半導体装置において、前記キャパシタの一方の電極を
成し前記スイッチング素子と接続される蓄積電極は、最
小加工寸法より小さい幅の溝により複数に分離され、か
つ分離された各電極は前記スイッチング素子とのコンタ
クト部で該コンタクト部に埋め込まれた導電材料により
電気的に接続されていることを特徴とする。
【００１３】ここで、本発明の望ましい実施態様として
は、次のものが上げられる。 (1) メモリセルの蓄積電極間の分離に位相シフトパター
ンのエッジ部を用いることにより、最小加工寸法より小
さい分離間隔で、投影面積及び平面パターン周辺長の大
きい蓄積電極を形成すること。 (2) 半導体基板上にＭＯＳトランジスタ及びこのトラン
ジスタのソース・ドレインの一方に接続されるキャパシ
タを形成したメモリセルを複数個配置してなる半導体記
憶装置において、１つのメモリセルに接続されるキャパ
シタの蓄積電極を、長方形等の多角形パターンの位相シ
フタを組み合わせた位相シフトマスクによって形成する
ことで、蓄積電極の分離パターンを形成するのと同時
に、最小加工寸法より細い溝を形成すること。 (3) 位相シフトマスクの蓄積電極パターンを構成する位
相シフタの境界線が、蓄積電極コンタクトパターンと交
差する点を持つこと。
は、次のものが上げられる。 (1) メモリセルの蓄積電極間の分離に位相シフトパター
ンのエッジ部を用いることにより、最小加工寸法より小
さい分離間隔で、投影面積及び平面パターン周辺長の大
きい蓄積電極を形成すること。 (2) 半導体基板上にＭＯＳトランジスタ及びこのトラン
ジスタのソース・ドレインの一方に接続されるキャパシ
タを形成したメモリセルを複数個配置してなる半導体記
憶装置において、１つのメモリセルに接続されるキャパ
シタの蓄積電極を、長方形等の多角形パターンの位相シ
フタを組み合わせた位相シフトマスクによって形成する
ことで、蓄積電極の分離パターンを形成するのと同時
に、最小加工寸法より細い溝を形成すること。 (3) 位相シフトマスクの蓄積電極パターンを構成する位
相シフタの境界線が、蓄積電極コンタクトパターンと交
差する点を持つこと。
【００１４】
【作用】本発明によれば、最小加工寸法よりも小さい幅
の溝により分離された各電極をコンタクト部の導電膜に
より接続することにより、分離された各電極を１つの電
極として機能させることができる。そしてこの場合、溝
を設けたことにより側面の面積が増大するため、電極の
総表面積は格段に大きくなる。従って、ＤＲＡＭの蓄積
電極等に適用した場合、蓄積電極面積の増大をはかりキ
ャパシタ容量の増大をはかることが可能となる。
の溝により分離された各電極をコンタクト部の導電膜に
より接続することにより、分離された各電極を１つの電
極として機能させることができる。そしてこの場合、溝
を設けたことにより側面の面積が増大するため、電極の
総表面積は格段に大きくなる。従って、ＤＲＡＭの蓄積
電極等に適用した場合、蓄積電極面積の増大をはかりキ
ャパシタ容量の増大をはかることが可能となる。
【００１５】また、電極パターンの形成に、位相シフト
法を利用することにより、電極を最小加工寸法より小さ
い分離幅で分離するのと同時に、最小加工寸法より小さ
い溝を形成することができ、総表面積の大きな電極を簡
易に形成することが可能となる。
法を利用することにより、電極を最小加工寸法より小さ
い分離幅で分離するのと同時に、最小加工寸法より小さ
い溝を形成することができ、総表面積の大きな電極を簡
易に形成することが可能となる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は本発明の第１の実施例に係わる半導
体記憶装置（ＤＲＡＭ）を説明するためのもので、
（ａ）は２分割型の位相シフトマスクの位相シフタのパ
ターンを示す平面図、（ｂ）はこの位相シフトマスクを
用いて形成された仕上りのＳＮ形状の平面パターンを示
す図、（ｃ）は（ｂ）におけるＡ−Ａ′断面図である。
する。 （実施例１）図１は本発明の第１の実施例に係わる半導
体記憶装置（ＤＲＡＭ）を説明するためのもので、
（ａ）は２分割型の位相シフトマスクの位相シフタのパ
ターンを示す平面図、（ｂ）はこの位相シフトマスクを
用いて形成された仕上りのＳＮ形状の平面パターンを示
す図、（ｃ）は（ｂ）におけるＡ−Ａ′断面図である。
【００１７】図１（ｂ）には、蓄積電極（ストレージノ
ード：ＳＮ）コンタクト１１（１１1 〜１１4 ）に接続
される４つの蓄積電極パターンを示すが、各々の蓄積電
極１３はそれぞれ２つに分離されている。図１（ａ）に
は、位相シフタ１２を市松状に配置した位相シフトマス
クを示すが、位相シフタ１２は蓄積電極１３の１／２の
大きさに相当している。
ード：ＳＮ）コンタクト１１（１１1 〜１１4 ）に接続
される４つの蓄積電極パターンを示すが、各々の蓄積電
極１３はそれぞれ２つに分離されている。図１（ａ）に
は、位相シフタ１２を市松状に配置した位相シフトマス
クを示すが、位相シフタ１２は蓄積電極１３の１／２の
大きさに相当している。
【００１８】図１（ａ）に示すような位相シフタ１２を
用いて露光することにより、位相シフタ１２を通過した
光とそれ以外の透明部を通過した光とで、これらの位相
が１８０°ずれるため、位相シフタ１２のエッジに沿っ
て光強度が０になる。このため、ネガレジストを用いる
と、この境界部分のレジストが除去されて微細なスペー
スが形成される。
用いて露光することにより、位相シフタ１２を通過した
光とそれ以外の透明部を通過した光とで、これらの位相
が１８０°ずれるため、位相シフタ１２のエッジに沿っ
て光強度が０になる。このため、ネガレジストを用いる
と、この境界部分のレジストが除去されて微細なスペー
スが形成される。
【００１９】従って、図１（ｂ）に示すように、１つの
蓄積電極１３は、ウエハ垂直方向から見ると、２つの長
方形部分に分割された形状になる。しかし、図１（ｃ）
に示すように断面図で見ると、２つの長方形部分に分離
しているスリット（細溝）１４は、ＳＮコンタクト１１
を横切って形成されているため、２つの長方形部分は電
気的に分離されてはいない。
蓄積電極１３は、ウエハ垂直方向から見ると、２つの長
方形部分に分割された形状になる。しかし、図１（ｃ）
に示すように断面図で見ると、２つの長方形部分に分離
しているスリット（細溝）１４は、ＳＮコンタクト１１
を横切って形成されているため、２つの長方形部分は電
気的に分離されてはいない。
【００２０】このＳＮ形状は、最小加工寸法以下の分離
幅で隣のＳＮと分離されるのと同時に、最小加工寸法以
下のスリットを有する。従って、ＳＮの総表面積は、従
来の単純ＳＮ構造に比べて約３〜４倍になるため、同じ
高さ，同じキャパシタ絶縁膜厚で比較すると、ＣS が３
〜４倍になる。つまり、従来の単純ＳＮ構造を形成する
のと同じ工程数で３〜４倍のＣS が実現できることにな
る。これは、キャパシタ工程数が倍近くなるクラウン構
造にも匹敵するＣS である。
幅で隣のＳＮと分離されるのと同時に、最小加工寸法以
下のスリットを有する。従って、ＳＮの総表面積は、従
来の単純ＳＮ構造に比べて約３〜４倍になるため、同じ
高さ，同じキャパシタ絶縁膜厚で比較すると、ＣS が３
〜４倍になる。つまり、従来の単純ＳＮ構造を形成する
のと同じ工程数で３〜４倍のＣS が実現できることにな
る。これは、キャパシタ工程数が倍近くなるクラウン構
造にも匹敵するＣS である。
【００２１】次に、このＳＮ形状を実現するための工程
を、図２（ａ）〜（ｃ）を用いて説明する。まず、図２
（ａ）に示すように、シリコン基板２０に素子分離用酸
化膜（図示せず）を形成した後、トランジスタ領域にチ
ャネルイオン注入を行い、ゲート絶縁膜２１、ワード線
２２を形成し、さらにソース・ドレインイオン注入を行
う。次いで、絶縁膜２３，２４を形成した後、ＳＮコン
タクト１１を開口し、ＳＮ電極となるポリシリコン膜２
５を堆積し、ドーピングを行う。
を、図２（ａ）〜（ｃ）を用いて説明する。まず、図２
（ａ）に示すように、シリコン基板２０に素子分離用酸
化膜（図示せず）を形成した後、トランジスタ領域にチ
ャネルイオン注入を行い、ゲート絶縁膜２１、ワード線
２２を形成し、さらにソース・ドレインイオン注入を行
う。次いで、絶縁膜２３，２４を形成した後、ＳＮコン
タクト１１を開口し、ＳＮ電極となるポリシリコン膜２
５を堆積し、ドーピングを行う。
【００２２】次いで、図１に示した位相シフトマスクを
用いて、図２（ｂ）に示すように、ネガ型レジスト２６
にパターニングを行う。ここで、レジスト２６には同形
の長方形のパターンに形成されるが、このパターンをマ
スクとしてＲＩＥ等によりポリシリコン２５を選択エッ
チングする。ここでのポイントは、ＲＩＥ膜厚のコント
ロールである。ポリシリコン２５の平坦部の膜厚をＴ
ａ，ＳＮコンタクト孔部の膜厚をＴｂとすれば、エッチ
ング量Ｔｅを Ｔａ＜Ｔｅ＜Ｔｂ で表す範囲に制御する。
用いて、図２（ｂ）に示すように、ネガ型レジスト２６
にパターニングを行う。ここで、レジスト２６には同形
の長方形のパターンに形成されるが、このパターンをマ
スクとしてＲＩＥ等によりポリシリコン２５を選択エッ
チングする。ここでのポイントは、ＲＩＥ膜厚のコント
ロールである。ポリシリコン２５の平坦部の膜厚をＴ
ａ，ＳＮコンタクト孔部の膜厚をＴｂとすれば、エッチ
ング量Ｔｅを Ｔａ＜Ｔｅ＜Ｔｂ で表す範囲に制御する。
【００２３】この条件では、ＳＮ電極１３は、隣のＳＮ
電極と分離されるが、スリット１４はＳＮコンタクト部
１１上に形成されるため、分離とスリット形成を一度の
エッチングで達成することができる。以上のプロセスで
図１（ｂ）（ｃ）に示すＳＮ電極形状を形成することが
できる。
電極と分離されるが、スリット１４はＳＮコンタクト部
１１上に形成されるため、分離とスリット形成を一度の
エッチングで達成することができる。以上のプロセスで
図１（ｂ）（ｃ）に示すＳＮ電極形状を形成することが
できる。
【００２４】これ以降は、図２（ｃ）に示すように、Ｓ
ｉＯ2 等のキャパシタ絶縁膜２７，プレート電極２８，
層間絶縁膜２９を形成し、ビット線コンタクト１８，ビ
ット線１９を形成することにより、ＳＮ電極を有するＤ
ＲＡＭが製造される。
ｉＯ2 等のキャパシタ絶縁膜２７，プレート電極２８，
層間絶縁膜２９を形成し、ビット線コンタクト１８，ビ
ット線１９を形成することにより、ＳＮ電極を有するＤ
ＲＡＭが製造される。
【００２５】このように本実施例では、メモリセルの蓄
積電極パターンを、多角形パターンを組合せた位相シフ
トマスクによって形成することで、蓄積電極１３を最小
分離寸法より小さい分離幅で分離すると同時に、最小分
離寸法以下のスリット１４を形成することができる。そ
して、蓄積電極１３をスリット１４により分離し、分離
した各電極をＳＮコンタクト部１１で接続しているの
で、蓄積電極１３は１つの電極として機能することにな
り、その表面積が極めて大きくなる。従って、キャパシ
タ容量を十分に大きくすることができ、ＤＲＡＭセルに
必要なキャパシタ容量を確保することができる。しか
も、蓄積電極高さをあまり大きくする必要がないことか
ら、蓄積電極１３より上の配線から下の層にコンタクト
をとるのが困難になる等の不都合もない。
積電極パターンを、多角形パターンを組合せた位相シフ
トマスクによって形成することで、蓄積電極１３を最小
分離寸法より小さい分離幅で分離すると同時に、最小分
離寸法以下のスリット１４を形成することができる。そ
して、蓄積電極１３をスリット１４により分離し、分離
した各電極をＳＮコンタクト部１１で接続しているの
で、蓄積電極１３は１つの電極として機能することにな
り、その表面積が極めて大きくなる。従って、キャパシ
タ容量を十分に大きくすることができ、ＤＲＡＭセルに
必要なキャパシタ容量を確保することができる。しか
も、蓄積電極高さをあまり大きくする必要がないことか
ら、蓄積電極１３より上の配線から下の層にコンタクト
をとるのが困難になる等の不都合もない。
【００２６】また、蓄積電極１３のパターニングに位相
シフトマスクを用いていることから、分離する電極の幅
及び溝の幅を最小設計寸法以下に設定することができ、
これにより微細な蓄積電極パターンであってもその表面
積の増大をはかることができる。また、図１（ａ）に示
すように位相シフトマスクを用いることにより、各々の
蓄積電極分離とスリット形成を同時に行えることから、
製造プロセスの複雑化を招くこともない。 （実施例２）図３は本発明の第２の実施例に係わる半導
体記憶装置を説明するためのもので、（ａ）は４分割型
の位相シフトマスクの位相シフタのパターンを示す平面
図、（ｂ）はこの位相シフトマスクを用いて形成された
仕上りＳＮ形状の平面パターンを示す図である。
シフトマスクを用いていることから、分離する電極の幅
及び溝の幅を最小設計寸法以下に設定することができ、
これにより微細な蓄積電極パターンであってもその表面
積の増大をはかることができる。また、図１（ａ）に示
すように位相シフトマスクを用いることにより、各々の
蓄積電極分離とスリット形成を同時に行えることから、
製造プロセスの複雑化を招くこともない。 （実施例２）図３は本発明の第２の実施例に係わる半導
体記憶装置を説明するためのもので、（ａ）は４分割型
の位相シフトマスクの位相シフタのパターンを示す平面
図、（ｂ）はこの位相シフトマスクを用いて形成された
仕上りＳＮ形状の平面パターンを示す図である。
【００２７】本実施例では、図３（ａ）に示すように、
蓄積電極３３の１／４の大きさの位相シフタ３２が市松
状に配置されている。１つの蓄積電極３３は４つの部分
に分割された形状になるが、第１の実施例と同様に位相
シフタ３２のエッジはＳＮコンタクト３１を横切ってい
るため、これらの部分は電気的に分離されることはな
い。また本実施例では、スリット３４が十字に形成され
るため、第１の実施例よりも表面積の増大効果は大き
い。 （実施例３）図４は本発明の第３の実施例に係わる半導
体記憶装置を説明するためのもので、（ａ）はくさび型
の位相シフトマスクの位相シフタのパターンを示す平面
図、（ｂ）はこの位相シフトマスクを用いて形成された
仕上りＳＮ形状の平面パターンを示す図である。
蓄積電極３３の１／４の大きさの位相シフタ３２が市松
状に配置されている。１つの蓄積電極３３は４つの部分
に分割された形状になるが、第１の実施例と同様に位相
シフタ３２のエッジはＳＮコンタクト３１を横切ってい
るため、これらの部分は電気的に分離されることはな
い。また本実施例では、スリット３４が十字に形成され
るため、第１の実施例よりも表面積の増大効果は大き
い。 （実施例３）図４は本発明の第３の実施例に係わる半導
体記憶装置を説明するためのもので、（ａ）はくさび型
の位相シフトマスクの位相シフタのパターンを示す平面
図、（ｂ）はこの位相シフトマスクを用いて形成された
仕上りＳＮ形状の平面パターンを示す図である。
【００２８】本実施例では、図４（ａ）に示すように、
１つの蓄積電極に対し矩形の各辺中央部からくさび型の
位相シフタ５３がそれぞれ中心に向かってＳＮコンタク
ト部まで配置されており、さらに隣接する部分では位相
シフタと透明部が反転パターンとなっている。
１つの蓄積電極に対し矩形の各辺中央部からくさび型の
位相シフタ５３がそれぞれ中心に向かってＳＮコンタク
ト部まで配置されており、さらに隣接する部分では位相
シフタと透明部が反転パターンとなっている。
【００２９】このような位相シフトマスクを用いてネガ
型レジストを露光することにより、図４（ｂ）に示すよ
うに、矩形の各辺中央部が凹んだパターンの蓄積電極４
３が得られる。このような形状でもＳＮ電極の側面積の
増大に有効であり、キャパシタ面積の増大をはかること
ができる。 （実施例４）図５は、本発明の第４の実施例に係わる半
導体記憶装置のトレンチキャパシタ部分を示す模式図で
ある。本実施例では、前記図４（ａ）に示す位相シフト
マスクパターンをポジレジストに転写し、このレジスト
パターンをマスクとして、基板５１にトレンチ型キャパ
シタのトレンチ５２を形成している。
型レジストを露光することにより、図４（ｂ）に示すよ
うに、矩形の各辺中央部が凹んだパターンの蓄積電極４
３が得られる。このような形状でもＳＮ電極の側面積の
増大に有効であり、キャパシタ面積の増大をはかること
ができる。 （実施例４）図５は、本発明の第４の実施例に係わる半
導体記憶装置のトレンチキャパシタ部分を示す模式図で
ある。本実施例では、前記図４（ａ）に示す位相シフト
マスクパターンをポジレジストに転写し、このレジスト
パターンをマスクとして、基板５１にトレンチ型キャパ
シタのトレンチ５２を形成している。
【００３０】本実施例では、トレンチ側面積が増大する
ため同じＣS を確保するためのトレンチ深さを浅くでき
る利点がある。このように、本発明に示す位相シフトパ
ターンは、スタック型ばかりでなく、トレンチ型キャパ
シタにも適用することが可能である。 （実施例５）図６は、本発明の第５の実施例に係わる半
導体記憶装置を説明するためのもので、（ａ）は縦穴型
の位相シフトマスクの位相シフタのパターンを示す平面
図、（ｂ）はこの位相シフトマスクを用いて形成された
仕上りＳＮ形状を示す斜視図である。
ため同じＣS を確保するためのトレンチ深さを浅くでき
る利点がある。このように、本発明に示す位相シフトパ
ターンは、スタック型ばかりでなく、トレンチ型キャパ
シタにも適用することが可能である。 （実施例５）図６は、本発明の第５の実施例に係わる半
導体記憶装置を説明するためのもので、（ａ）は縦穴型
の位相シフトマスクの位相シフタのパターンを示す平面
図、（ｂ）はこの位相シフトマスクを用いて形成された
仕上りＳＮ形状を示す斜視図である。
【００３１】本実施例では、ＳＮ電極パターンの内部に
２つの位相シフタ６２が配置されており、隣接する部分
では位相シフタ６２と透明部が反転パターンとなってい
る。このような微小面積の位相シフタは、シフタエッジ
同士が接近しているために、シフタ領域全体が暗部とな
る“両エッジ効果”が生じ、結果としてシフタ部は孔６
４となってＳＮ電極内部に形成される。従って、本実施
例によっても同様に蓄積電極６３の表面積が増大する。 （実施例６）図７は、本発明の第６の実施例に係わる半
導体記憶装置を説明するためのもので、（ａ）は縦穴型
の位相シフトマスクの位相シフタのパターンを示す平面
図、（ｂ）はこの位相シフトマスクを用いて形成された
仕上りＳＮ形状を示す斜視図である。
２つの位相シフタ６２が配置されており、隣接する部分
では位相シフタ６２と透明部が反転パターンとなってい
る。このような微小面積の位相シフタは、シフタエッジ
同士が接近しているために、シフタ領域全体が暗部とな
る“両エッジ効果”が生じ、結果としてシフタ部は孔６
４となってＳＮ電極内部に形成される。従って、本実施
例によっても同様に蓄積電極６３の表面積が増大する。 （実施例６）図７は、本発明の第６の実施例に係わる半
導体記憶装置を説明するためのもので、（ａ）は縦穴型
の位相シフトマスクの位相シフタのパターンを示す平面
図、（ｂ）はこの位相シフトマスクを用いて形成された
仕上りＳＮ形状を示す斜視図である。
【００３２】本実施例では、ＳＮ電極パターンの内部に
４つの位相シフタ７２が配置されており、隣接する部分
では位相シフタ７２と透明部が反転パターンとなってい
る。このような微小面積の位相シフタであれば、第５の
実施例と同様に“両エッジ効果”が生じ、シフタ部は孔
７４となってＳＮ電極内部に形成される。従って、本実
施例によっても蓄積電極７３の表面積が増大する。
４つの位相シフタ７２が配置されており、隣接する部分
では位相シフタ７２と透明部が反転パターンとなってい
る。このような微小面積の位相シフタであれば、第５の
実施例と同様に“両エッジ効果”が生じ、シフタ部は孔
７４となってＳＮ電極内部に形成される。従って、本実
施例によっても蓄積電極７３の表面積が増大する。
【００３３】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ＳＮ電極パターンは４
角形パターンの組合わせで表わされたが、これは３角形
など他の多角形の組合わせパターンでもよい。さらに、
分割数は２個又は４個に限るものではなく、仕様に応じ
て適宜変更可能である。また、実施例では４Ｆ2 （Ｆ：
デザインルール）タイプのセルのレイアウトに適用した
パターンについて記述しているが、８Ｆ2 ，６Ｆ2 タイ
プのレイアウトにも同等に適用できる。
れるものではない。実施例では、ＳＮ電極パターンは４
角形パターンの組合わせで表わされたが、これは３角形
など他の多角形の組合わせパターンでもよい。さらに、
分割数は２個又は４個に限るものではなく、仕様に応じ
て適宜変更可能である。また、実施例では４Ｆ2 （Ｆ：
デザインルール）タイプのセルのレイアウトに適用した
パターンについて記述しているが、８Ｆ2 ，６Ｆ2 タイ
プのレイアウトにも同等に適用できる。
【００３４】また、ＳＮ電極としては、多結晶シリコン
以外のＷ，Ｃｕ等のメタルを用いてもよく、さらに、単
層であっても積層構造であってもよい。さらに、キャパ
シタ絶縁膜としては、ＳｉＯ2 に限らずＮＯ膜，Ｔａ2
Ｏ5 膜，強誘電体膜等を用いることができる。同様に、
プレート電極の材質も適宜変更可能である。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
以外のＷ，Ｃｕ等のメタルを用いてもよく、さらに、単
層であっても積層構造であってもよい。さらに、キャパ
シタ絶縁膜としては、ＳｉＯ2 に限らずＮＯ膜，Ｔａ2
Ｏ5 膜，強誘電体膜等を用いることができる。同様に、
プレート電極の材質も適宜変更可能である。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
【００３５】
【発明の効果】以上詳述したように本発明によれば、電
極を微細溝により分離した構造としているので、電極の
上面だけではなく側面の面積拡大をはかり、電極の総表
面積の拡大をはかることができ、これによりＤＲＡＭセ
ルに必要なキャパシタ容量の増大等に寄与することが可
能となる。
極を微細溝により分離した構造としているので、電極の
上面だけではなく側面の面積拡大をはかり、電極の総表
面積の拡大をはかることができ、これによりＤＲＡＭセ
ルに必要なキャパシタ容量の増大等に寄与することが可
能となる。
【００３６】特に、ＤＲＡＭセルの蓄積電極パターン
を、多角形パターンを組合せた位相シフトマスクによっ
て形成することで、最小分離寸法より小さい分離幅で分
離すると共に、最小分離寸法以下の細溝を形成でき、総
表面積の大きな蓄積電極を形成できる。従って、蓄積電
極高さをさほど大きくすることなく、ＤＲＡＭセルに必
要なキャパシタ容量を確保することができ、蓄積電極よ
り上の配線から下の層にコンタクトをとるのが困難にな
らないような蓄積電極の平面パターンを持つ半導体記憶
装置を実現することが可能となる。
を、多角形パターンを組合せた位相シフトマスクによっ
て形成することで、最小分離寸法より小さい分離幅で分
離すると共に、最小分離寸法以下の細溝を形成でき、総
表面積の大きな蓄積電極を形成できる。従って、蓄積電
極高さをさほど大きくすることなく、ＤＲＡＭセルに必
要なキャパシタ容量を確保することができ、蓄積電極よ
り上の配線から下の層にコンタクトをとるのが困難にな
らないような蓄積電極の平面パターンを持つ半導体記憶
装置を実現することが可能となる。
【図１】第１の実施例に係わる半導体記憶装置を説明す
るためのもので、位相シフトマスクのパターン及び仕上
りのＳＮ形状を示す図。
るためのもので、位相シフトマスクのパターン及び仕上
りのＳＮ形状を示す図。
【図２】第１の実施例の半導体記憶装置の製造工程を示
す断面図。
す断面図。
【図３】第２の実施例に用いた位相シフトマスクのパタ
ーン及び仕上りＳＮ形状を示す図。
ーン及び仕上りＳＮ形状を示す図。
【図４】第３の実施例に用いた位相シフトマスクのパタ
ーン及び仕上りＳＮ形状を示す図。
ーン及び仕上りＳＮ形状を示す図。
【図５】第４の実施例におけるトレンチ型キャパシタの
トレンチ形状を示す図。
トレンチ形状を示す図。
【図６】第５の実施例に用いた位相シフトマスクのパタ
ーン及び仕上がりＳＮ形状を示す図。
ーン及び仕上がりＳＮ形状を示す図。
【図７】第６の実施例に用いた位相シフトマスクのパタ
ーン及び仕上がりＳＮ形状を示す図。
ーン及び仕上がりＳＮ形状を示す図。
【図８】従来のＤＲＡＭセルの概略構成を示す図。
【図９】従来の位相シフトマスクのパターン及び仕上が
りＳＮ形状を示す図。
りＳＮ形状を示す図。
１１，３１，４１…蓄積電極（ＳＮ）コンタクト １２，３２，４２，６２，７２…位相シフタ １３，３３，４３，６３，７３…蓄積電極 １４，３４，６４，７４…スリット（細溝） １８…ビット線コンタクト １９…ビット線 ２０…シリコン基板 ２１…ゲート絶縁膜 ２２…ワード線 ２５…ポリシリコン膜 ２６…ネガ型レジスト ２７…キャパシタ絶縁膜 ２８…プレート電極
Claims (2)
- 【請求項１】半導体基板上に形成された、一部にコンタ
クト部を有する絶縁膜と、この絶縁膜上にコンタクト部
を覆うように形成され、かつ最小加工寸法よりも小さい
幅の溝により複数に分離された電極とを具備し、前記分
離された各電極は前記コンタクト部に埋め込まれた導電
材料により電気的に接続されてなることを特徴とする半
導体装置。 - 【請求項２】半導体基板上にスイッチング素子とキャパ
シタからなるメモリセルを複数個配置した半導体装置に
おいて、 前記キャパシタの一方の電極を成し前記スイッチング素
子と接続される蓄積電極は、最小加工寸法より小さい幅
の溝により複数に分離され、かつ分離された各電極は前
記スイッチング素子とのコンタクト部で該コンタクト部
に埋め込まれた導電材料により電気的に接続されてなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5099501A JPH06310671A (ja) | 1993-04-26 | 1993-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5099501A JPH06310671A (ja) | 1993-04-26 | 1993-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310671A true JPH06310671A (ja) | 1994-11-04 |
Family
ID=14249028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5099501A Pending JPH06310671A (ja) | 1993-04-26 | 1993-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310671A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710389B2 (en) | 2001-02-09 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| JP2005223339A (ja) * | 2004-02-04 | 2005-08-18 | Samsung Electronics Co Ltd | キャパシタを有する半導体素子およびその製造方法 |
| JP2010157704A (ja) * | 2008-12-29 | 2010-07-15 | Internatl Business Mach Corp <Ibm> | ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ｍｉｍ）キャパシタ |
| US8698203B2 (en) | 2011-07-27 | 2014-04-15 | Rohm Co., Ltd. | Semiconductor device with capacitive element |
-
1993
- 1993-04-26 JP JP5099501A patent/JPH06310671A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710389B2 (en) | 2001-02-09 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US7189616B2 (en) | 2001-02-09 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US7285462B2 (en) | 2001-02-09 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| JP2005223339A (ja) * | 2004-02-04 | 2005-08-18 | Samsung Electronics Co Ltd | キャパシタを有する半導体素子およびその製造方法 |
| JP2010157704A (ja) * | 2008-12-29 | 2010-07-15 | Internatl Business Mach Corp <Ibm> | ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ｍｉｍ）キャパシタ |
| US8698203B2 (en) | 2011-07-27 | 2014-04-15 | Rohm Co., Ltd. | Semiconductor device with capacitive element |
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