JPS6156449A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6156449A JPS6156449A JP59178631A JP17863184A JPS6156449A JP S6156449 A JPS6156449 A JP S6156449A JP 59178631 A JP59178631 A JP 59178631A JP 17863184 A JP17863184 A JP 17863184A JP S6156449 A JPS6156449 A JP S6156449A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- region
- grooves
- mos capacitor
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、１トランジスタ／１キャパシタのメモリセル
構造を持つ半導体記憶装置に関する。
構造を持つ半導体記憶装置に関する。
従来、半導体基板に形成される記憶装置として、−個の
ＭｏＳトランジスタと一個のＭＯＳキャパシタによりメ
モリセルを構成するＭＯ８型ダイナミックＲＡＭ （以
下、ｄＲＡＭと略称する）が知られている。この（ＪＲ
ＡＭでは、情報の記憶はＭＯＳキャパシタに電荷が蓄積
されているか否かにより行われ、情報の読み出しはＭＯ
Ｓキャパシタの電荷をＭＯＳトランジスタを介してピッ
ト線に放出してその電位変化を検出することにより行な
われる。近年の半導体製造技術の進歩、特に微細加工技
術の進歩により、ｄＲＡＭの人客足化は急速に進んでい
る。ｄＲＡＭを更に大客足化する上で最も大きい問題は
、メモリセル面積を小さくしてしかもＭＯＳキャパシタ
の客足を如何に大きく保つかという点にある。ｄＲＡＭ
の情報読みだしの際の電位変化の大きさはＭＯＳキャパ
シタの蓄積電荷量の大きさで決まり、動作余裕、α線入
剣等のノイズに対する余裕を考えると、最少限必要な電
荷口が決まる。そして蓄積電荷口はＭＯＳキャパシタの
客足と印加電圧で決まり、印加電圧は電源電圧で決まる
ので、ＭＯＳキャパシタ容旦容量要Ｒ石′窪保する必要
があるのである。
ＭｏＳトランジスタと一個のＭＯＳキャパシタによりメ
モリセルを構成するＭＯ８型ダイナミックＲＡＭ （以
下、ｄＲＡＭと略称する）が知られている。この（ＪＲ
ＡＭでは、情報の記憶はＭＯＳキャパシタに電荷が蓄積
されているか否かにより行われ、情報の読み出しはＭＯ
Ｓキャパシタの電荷をＭＯＳトランジスタを介してピッ
ト線に放出してその電位変化を検出することにより行な
われる。近年の半導体製造技術の進歩、特に微細加工技
術の進歩により、ｄＲＡＭの人客足化は急速に進んでい
る。ｄＲＡＭを更に大客足化する上で最も大きい問題は
、メモリセル面積を小さくしてしかもＭＯＳキャパシタ
の客足を如何に大きく保つかという点にある。ｄＲＡＭ
の情報読みだしの際の電位変化の大きさはＭＯＳキャパ
シタの蓄積電荷量の大きさで決まり、動作余裕、α線入
剣等のノイズに対する余裕を考えると、最少限必要な電
荷口が決まる。そして蓄積電荷口はＭＯＳキャパシタの
客足と印加電圧で決まり、印加電圧は電源電圧で決まる
ので、ＭＯＳキャパシタ容旦容量要Ｒ石′窪保する必要
があるのである。
ＭＯＳキャパシタの容Ｓを大きくするためには、用いる
ゲートｕＡ縁膜の厚みを小さくするか、誘電率を大きく
するかまたは面積を大きくすることが必要である。しか
し、絶縁膜厚を小さくすることは信頌性上限界がある。
ゲートｕＡ縁膜の厚みを小さくするか、誘電率を大きく
するかまたは面積を大きくすることが必要である。しか
し、絶縁膜厚を小さくすることは信頌性上限界がある。
また誘電率を大きくすることは例えば、酸化１１１＜５
ｉＯ２）に代わって窒化膜（Ｓｉ３Ｎ＋）を用いること
などが考えられるが、これも主として信頚性上難点があ
り実用的でない。そうすると必要な容足を確保するため
には、ＭＯＳキャパシタの面積を一定値以上確保するこ
とが必要となり、これがメモリセル面積を小さくしてｄ
ＲＡＭの高密度化、大客足化を達成す看 る上
で大きな障害となっている。
ｉＯ２）に代わって窒化膜（Ｓｉ３Ｎ＋）を用いること
などが考えられるが、これも主として信頚性上難点があ
り実用的でない。そうすると必要な容足を確保するため
には、ＭＯＳキャパシタの面積を一定値以上確保するこ
とが必要となり、これがメモリセル面積を小さくしてｄ
ＲＡＭの高密度化、大客足化を達成す看 る上
で大きな障害となっている。
メモリセルの占有面積を大きくすることなく、ＭＯＳキ
ャパシタの容足を大きく保つ方法として、半導体基板表
面のＭＯＳキャパシタ領域に溝を形成し、この溝の側壁
をもＭＯＳキャパシタとして利用することが提案されて
いる（ 例え°ば、ｌ５ＳＣＣ８４５ＥＳＳＩＯＮ
ＸＶＩ ＦＡＭ１８．６ ”ａｎ ＥＸｐｅｒｉ
ｍｅｎｔａ＋ＩＭｂ ｄＲＡＭ ｗｉｔｈ Ｏｎ
−ｃｈｉｐＶｏｌｔａｇｅ Ｌｉｍ１ｔｅｒ”Ｋ、Ｉ
ｔｏｈｅｔａ＋参照）。この方法は、従来半導体基板の
平面のみを用いていたのに対し、溝を形成してその側壁
をも利用しようというもので、有力な方法として注目さ
れる。
ャパシタの容足を大きく保つ方法として、半導体基板表
面のＭＯＳキャパシタ領域に溝を形成し、この溝の側壁
をもＭＯＳキャパシタとして利用することが提案されて
いる（ 例え°ば、ｌ５ＳＣＣ８４５ＥＳＳＩＯＮ
ＸＶＩ ＦＡＭ１８．６ ”ａｎ ＥＸｐｅｒｉ
ｍｅｎｔａ＋ＩＭｂ ｄＲＡＭ ｗｉｔｈ Ｏｎ
−ｃｈｉｐＶｏｌｔａｇｅ Ｌｉｍ１ｔｅｒ”Ｋ、Ｉ
ｔｏｈｅｔａ＋参照）。この方法は、従来半導体基板の
平面のみを用いていたのに対し、溝を形成してその側壁
をも利用しようというもので、有力な方法として注目さ
れる。
しかしながらこの方法によっても、更にメモリセルを微
細化し大容量化する場合、きわめて細い溝を深く形成し
なければならないため、製造技１（７上限界が生じる。
細化し大容量化する場合、きわめて細い溝を深く形成し
なければならないため、製造技１（７上限界が生じる。
（発明の目的）
本発明は上記した点に鑑みなされたもので、メモリセル
占有面積を小さくしてしかも充分なＭＯＩＳキャパシタ
容出合確保し、大客足化を可能とした半導体記憶装置を
提供することを目的とする。
占有面積を小さくしてしかも充分なＭＯＩＳキャパシタ
容出合確保し、大客足化を可能とした半導体記憶装置を
提供することを目的とする。
本発明においては、半導体基板のフィールド領域に溝を
形成してこの苛を絶縁膜で完全に埋めることなく、複数
のメモリセル領域を凸型に配列形成する。一方、このよ
うに配列形成される各メモリセル領域内にも、例えばフ
ィールド領域の溝と同時に溝を形成しておく。そしてメ
モリセルのＭＯＳキャパシタは、その電極を、メモリセ
ル領域を囲む側壁に対向させると共に、メモリセル領域
内の溝の内壁に対向させるように配設して構成する。
形成してこの苛を絶縁膜で完全に埋めることなく、複数
のメモリセル領域を凸型に配列形成する。一方、このよ
うに配列形成される各メモリセル領域内にも、例えばフ
ィールド領域の溝と同時に溝を形成しておく。そしてメ
モリセルのＭＯＳキャパシタは、その電極を、メモリセ
ル領域を囲む側壁に対向させると共に、メモリセル領域
内の溝の内壁に対向させるように配設して構成する。
本発明によれば、単にメモリセル領域内のｍ溝側壁によ
りキャパシタ面積を稼ぐものに比べて、メモリセル領域
の外壁をもＭＯＳキャパシタとして利用するため、メモ
リセル占有面積を大ぎくすることなく、実効的ＭＯＳキ
ャパシタ面積を充分に大ぎくすることができ、従ってｄ
ＲＡＭの大言■化が可能となる。また本発明の構成では
、凸型をなすメモリセル領域の外壁およびメモリセル領
域内の溝の内壁をＭＯＳキャパシタとして有効に利用す
るため、深い溝を掘ることなくＭＯＳキャパシタ面積を
稼ぐことができ、従って製造技術的にも有利になる。さ
らにまた本発明の構造では、素子分離工程とＭＯＳキャ
パシタ形成工程を同時に実施することが可能であり、ｄ
ＲＡＭの製造工程が簡単になる。
りキャパシタ面積を稼ぐものに比べて、メモリセル領域
の外壁をもＭＯＳキャパシタとして利用するため、メモ
リセル占有面積を大ぎくすることなく、実効的ＭＯＳキ
ャパシタ面積を充分に大ぎくすることができ、従ってｄ
ＲＡＭの大言■化が可能となる。また本発明の構成では
、凸型をなすメモリセル領域の外壁およびメモリセル領
域内の溝の内壁をＭＯＳキャパシタとして有効に利用す
るため、深い溝を掘ることなくＭＯＳキャパシタ面積を
稼ぐことができ、従って製造技術的にも有利になる。さ
らにまた本発明の構造では、素子分離工程とＭＯＳキャ
パシタ形成工程を同時に実施することが可能であり、ｄ
ＲＡＭの製造工程が簡単になる。
以下本発明の実施例を図面を参照して説明する。
第１１ｉ１（ａ）（ｂ）は、本発明の一実施例にががる
ｄＲＡＭの一つのメモリセル部分の平面図とそのＡ−Ａ
−断面図である。１はｐ型Ｓｉ基板であり、そのフィー
ルド領域に満４を形成して凸型をなすメモリセル領域が
形成されている。このメモリセル領域に第１ゲート絶縁
膜を介して全メモリセルに共通のＭＯＳキャパシタ電極
１２が形成され、ＭＯＳトランジスタ領域でＭＯＳキャ
パシタ電極１２に窓１３が開けられここに第２グー１〜
絶縁膜１４を介してＭＯＳトランジスタのゲート電極１
５が形成されている。１６．１７はソース。
ｄＲＡＭの一つのメモリセル部分の平面図とそのＡ−Ａ
−断面図である。１はｐ型Ｓｉ基板であり、そのフィー
ルド領域に満４を形成して凸型をなすメモリセル領域が
形成されている。このメモリセル領域に第１ゲート絶縁
膜を介して全メモリセルに共通のＭＯＳキャパシタ電極
１２が形成され、ＭＯＳトランジスタ領域でＭＯＳキャ
パシタ電極１２に窓１３が開けられここに第２グー１〜
絶縁膜１４を介してＭＯＳトランジスタのゲート電極１
５が形成されている。１６．１７はソース。
ドレインとなるｎ＋型層である。ｌｖｌ ＯＳキャパシ
タ電極１２は凸型をなすメモリセル領域の外壁に対向さ
せると共に、メモリセル領域内に溝５を設けてその内壁
にも対向させている。１ｏはＭＯＳキャパシタの基板側
電極となるｎ型層である。フィールド領域の′ＴＡ４お
よびメモリセル領域の溝５には、これらを完全には埋め
込まないように底部に厚い絶縁膜７が埋め込まれている
。６は反転防止用のｐ型開である。
タ電極１２は凸型をなすメモリセル領域の外壁に対向さ
せると共に、メモリセル領域内に溝５を設けてその内壁
にも対向させている。１ｏはＭＯＳキャパシタの基板側
電極となるｎ型層である。フィールド領域の′ＴＡ４お
よびメモリセル領域の溝５には、これらを完全には埋め
込まないように底部に厚い絶縁膜７が埋め込まれている
。６は反転防止用のｐ型開である。
このような構造を得るための具体的な製造工程を第２図
〜第８図を用いて説明する。これらの図において・（ａ
）は平面図、（ｂ）はそのＡ−Ａ−断面図、（Ｃ）は部
分斜視図である。まず第２図に示すように、ｐ型ＳｉＷ
板１に酸化１１６！ ２を形成し、その上のメモリセル
領域に公知の方法によりエツチングマスクとなるフォト
レジスト３をパターン形成して酸化膜２をエツチングし
、次いで反応性イオンエツチング法（ＲＩＥ）によりフ
ィールド溝４およびこれとは独立のメモリセル領域内の
溝５をエツチング形成する。この後イオン注入法または
気相拡散法により溝４．５の底部および側部にｎ型層６
を形成する。メモリセル領域は対称パターンの二個で一
つの島６ａ域をなして配列形成されている。この後、フ
ォトレジスト３および酸化膜２を除去し、第３図に示す
ように、フィールド絶縁膜となる酸化膜（ＳｉＯ２）７
を気相成長法により堆積し、更に表面平坦化のためにフ
ォトレジスト８を塗布する。そしてフォトレジス１〜８
と酸化膜７を両者に対して略等しいエツチング速度に条
件設定されたＲＩＥによりエツチングして、第４図に示
すように溝４および５に酸化膜７を平坦に埋込む。
〜第８図を用いて説明する。これらの図において・（ａ
）は平面図、（ｂ）はそのＡ−Ａ−断面図、（Ｃ）は部
分斜視図である。まず第２図に示すように、ｐ型ＳｉＷ
板１に酸化１１６！ ２を形成し、その上のメモリセル
領域に公知の方法によりエツチングマスクとなるフォト
レジスト３をパターン形成して酸化膜２をエツチングし
、次いで反応性イオンエツチング法（ＲＩＥ）によりフ
ィールド溝４およびこれとは独立のメモリセル領域内の
溝５をエツチング形成する。この後イオン注入法または
気相拡散法により溝４．５の底部および側部にｎ型層６
を形成する。メモリセル領域は対称パターンの二個で一
つの島６ａ域をなして配列形成されている。この後、フ
ォトレジスト３および酸化膜２を除去し、第３図に示す
ように、フィールド絶縁膜となる酸化膜（ＳｉＯ２）７
を気相成長法により堆積し、更に表面平坦化のためにフ
ォトレジスト８を塗布する。そしてフォトレジス１〜８
と酸化膜７を両者に対して略等しいエツチング速度に条
件設定されたＲＩＥによりエツチングして、第４図に示
すように溝４および５に酸化膜７を平坦に埋込む。
次に第５図に示すように、〜１ｏＳトランジスタを形成
すべき領域を覆うように公知の方法でフォトレジスト９
をバターニングし、これをマスクとして埋め込まれた酸
化膜７をエツチングして１ｔ４および５の底部に素子分
離に必要な厚さだけ残ず、：１フオトレジスト９は、凸
型をなすメモリセルＦａＭの平坦部のみＭ ＯＳ ｌ−
ランジスタとして利用すべく、ＭＯＳトランジスタ領域
の側壁に酸化１］！ ７を残すために形成したものであ
る。もし、凸型をなすメモリセル領域の側壁をもＭＯＳ
トランジスタのチャネルとして使う場合には、このフォ
トレジスト９は必要ない。こうして酸化膜７を一部残し
てエツチングした後、イオン注入法または気相拡散法に
よりＭ ＯＳキャパシタの基板側電極となるｎ型層１０
を形成する。そしてフォトレジスト９を除去し、第６図
に示すように、熱間化等により第１ゲー１−５８縁１１
１を形成し、第１囮多結晶シリコン膜によりキャパシタ
電極１２を形成する。
すべき領域を覆うように公知の方法でフォトレジスト９
をバターニングし、これをマスクとして埋め込まれた酸
化膜７をエツチングして１ｔ４および５の底部に素子分
離に必要な厚さだけ残ず、：１フオトレジスト９は、凸
型をなすメモリセルＦａＭの平坦部のみＭ ＯＳ ｌ−
ランジスタとして利用すべく、ＭＯＳトランジスタ領域
の側壁に酸化１］！ ７を残すために形成したものであ
る。もし、凸型をなすメモリセル領域の側壁をもＭＯＳ
トランジスタのチャネルとして使う場合には、このフォ
トレジスト９は必要ない。こうして酸化膜７を一部残し
てエツチングした後、イオン注入法または気相拡散法に
よりＭ ＯＳキャパシタの基板側電極となるｎ型層１０
を形成する。そしてフォトレジスト９を除去し、第６図
に示すように、熱間化等により第１ゲー１−５８縁１１
１を形成し、第１囮多結晶シリコン膜によりキャパシタ
電極１２を形成する。
キャパシタ雷樹１２は各メモリセルのＭＯＳトランジス
タ領域に窓１３を開けて全面共通に配設される。この後
、第７図に示すように、熱酸化等によりＭＯ８Ｉ−ラン
ジスタ領域およびキャパシタ電（近１２上に第２ゲート
酸化膜１４を形成し、第２層多結晶シリコン膜によりＭ
ＯＳトランジスタのグー１〜電極１５を形成する。ゲー
ト電極１５はメモリセル配列の一方向に連続的に複数本
配設され、ワード線をｌｉ４成する。そしてゲート電極
１５をマスクとして不ｉ［ｉ物を拡散し、ソース、ドレ
インとなるｎ＋型層１６．１７を形成する。
タ領域に窓１３を開けて全面共通に配設される。この後
、第７図に示すように、熱酸化等によりＭＯ８Ｉ−ラン
ジスタ領域およびキャパシタ電（近１２上に第２ゲート
酸化膜１４を形成し、第２層多結晶シリコン膜によりＭ
ＯＳトランジスタのグー１〜電極１５を形成する。ゲー
ト電極１５はメモリセル配列の一方向に連続的に複数本
配設され、ワード線をｌｉ４成する。そしてゲート電極
１５をマスクとして不ｉ［ｉ物を拡散し、ソース、ドレ
インとなるｎ＋型層１６．１７を形成する。
最後に第８図に示すように、気相成長法により酸化１１
！（ＳｉＯ２）などの素子保護膜１８を全面に形成し、
これに配線用コンタクト孔２ｏを開口して、ゲート電極
１５とは交差する方向にメモリセルの各ＭＯＳトランジ
スタのソースを共通接続するＡＪ２配Ｉ！１９を形成す
る。このへ２配線１９はピット線となる。
！（ＳｉＯ２）などの素子保護膜１８を全面に形成し、
これに配線用コンタクト孔２ｏを開口して、ゲート電極
１５とは交差する方向にメモリセルの各ＭＯＳトランジ
スタのソースを共通接続するＡＪ２配Ｉ！１９を形成す
る。このへ２配線１９はピット線となる。
この実施例によるｄＲＡＭは、メモリセル領域内に設け
られた溝５のみならず、凸型をなすメモリセル領域の周
辺のフィールド溝４の側壁をもＭ ＯＳキャパシタとし
て利用しているから、実効的なＭＯＳキャパシタ面積が
非常に大きい。従ってメモリセル占有面積が小さくても
充分大きいキャパシタ客足が得られる。またメモリセル
領域内の溝のみでキャパシタ面積を稼ぐ構造に比べて、
溝をそれ程深くする必要がないこと、およびメモリセル
領域ないの満とフィールド領域の溝を同一工程で形成し
ておりマスク合わせ余裕を考慮する必要がないこと、等
の理由で、簡単な製造工程で素子の微細化と人吉■化が
図られる。またフィールド領域の溝底部にゲート絶縁膜
よりは厚いｔ８縁膜を残して素子分離を行なっており、
微細な分離幅で充分な素子分離能力が得られる。フィー
ルド領域の溝底部に厚い絶縁膜を残していることは、こ
の溝底部でのキャパシタ給縁膜の耐圧低下を防止する意
味をも持つ。
られた溝５のみならず、凸型をなすメモリセル領域の周
辺のフィールド溝４の側壁をもＭ ＯＳキャパシタとし
て利用しているから、実効的なＭＯＳキャパシタ面積が
非常に大きい。従ってメモリセル占有面積が小さくても
充分大きいキャパシタ客足が得られる。またメモリセル
領域内の溝のみでキャパシタ面積を稼ぐ構造に比べて、
溝をそれ程深くする必要がないこと、およびメモリセル
領域ないの満とフィールド領域の溝を同一工程で形成し
ておりマスク合わせ余裕を考慮する必要がないこと、等
の理由で、簡単な製造工程で素子の微細化と人吉■化が
図られる。またフィールド領域の溝底部にゲート絶縁膜
よりは厚いｔ８縁膜を残して素子分離を行なっており、
微細な分離幅で充分な素子分離能力が得られる。フィー
ルド領域の溝底部に厚い絶縁膜を残していることは、こ
の溝底部でのキャパシタ給縁膜の耐圧低下を防止する意
味をも持つ。
本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲で種々変形実施することができる。
を逸脱しない範囲で種々変形実施することができる。
第１図（ａ）（ｂ）は本発明の一実施例の一メモリセル
部の構造を示す平面図とそのＡ・−へ′断面図、第２図
（ａ）（ｂ）（ｃ） 〜第８図（ａ）（ｂ）（ｃ）はそ
の具体的な製造工程を説明するための図であり、各図の
（ａ）は平面図、＜ｂ＞はそのＡ−／Ｍ断面図、（Ｃ）
は部分斜視図である。 １・・・ｐ型シリコン基板、２・・・酸化膜、３・・・
フォトレジスト、４・・・フィールド溝、５・・・メモ
リセル領域内溝、６・・・ｐ型層、７・・・酸化膜、８
．９・・・フォトレジスト、１０・・・ｎ型層、１１・
・・第１ゲート絶縁膜、１２・・・ＭＯＳキャパシタ電
極、１３・・・窓、１４・・・第２ゲート絶縁膜、１５
・・・ＭｏＳトランジスタゲート電極（ワード線）、’
１６．１７・・・ｎ＋型府、１８・・・素子保護膜、１
９・・・Ａ２配線（ビット線）、２ｏ・・・コンタクト
孔。 出願人代理人 弁理士 鈴江武彦 苛
部の構造を示す平面図とそのＡ・−へ′断面図、第２図
（ａ）（ｂ）（ｃ） 〜第８図（ａ）（ｂ）（ｃ）はそ
の具体的な製造工程を説明するための図であり、各図の
（ａ）は平面図、＜ｂ＞はそのＡ−／Ｍ断面図、（Ｃ）
は部分斜視図である。 １・・・ｐ型シリコン基板、２・・・酸化膜、３・・・
フォトレジスト、４・・・フィールド溝、５・・・メモ
リセル領域内溝、６・・・ｐ型層、７・・・酸化膜、８
．９・・・フォトレジスト、１０・・・ｎ型層、１１・
・・第１ゲート絶縁膜、１２・・・ＭＯＳキャパシタ電
極、１３・・・窓、１４・・・第２ゲート絶縁膜、１５
・・・ＭｏＳトランジスタゲート電極（ワード線）、’
１６．１７・・・ｎ＋型府、１８・・・素子保護膜、１
９・・・Ａ２配線（ビット線）、２ｏ・・・コンタクト
孔。 出願人代理人 弁理士 鈴江武彦 苛
Claims (2)
- （１）１トランジスタ／１キャパシタのメモリセル構造
をもつ半導体記憶装置において、メモリセルは半導体基
板表面のフィールド領域に溝を形成して配列形成された
複数のメモリセル領域に集積形成され、各メモリセルの
ＭＯＳキャパシタは、その電極を、各メモリセル領域の
フィールド領域との境界部でメモリセル領域を囲む側壁
に対向させると共に、各メモリセル領域内で基板表面に
形成された溝の内壁に対向させるように配設して構成し
たことを特徴とする半導体記憶装置。 - （２）前記フィールド領域の溝とメモリセル領域内の溝
は同時に形成され、これらの溝の底部に厚い絶縁膜が埋
設されている特許請求の範囲第１項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178631A JPS6156449A (ja) | 1984-08-28 | 1984-08-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178631A JPS6156449A (ja) | 1984-08-28 | 1984-08-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156449A true JPS6156449A (ja) | 1986-03-22 |
Family
ID=16051834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178631A Pending JPS6156449A (ja) | 1984-08-28 | 1984-08-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156449A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0410288A2 (en) * | 1989-07-25 | 1991-01-30 | Texas Instruments Incorporated | Dynamic random access memory cells and methods for fabrication |
| JPH04162667A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体記憶装置およびその製造方法 |
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
-
1984
- 1984-08-28 JP JP59178631A patent/JPS6156449A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| EP0410288A2 (en) * | 1989-07-25 | 1991-01-30 | Texas Instruments Incorporated | Dynamic random access memory cells and methods for fabrication |
| JPH04162667A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体記憶装置およびその製造方法 |
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