JPH04162667A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路装置に関し、特にトレンチ・セ
ル型のＤＲＡＭに関する。

〔従来の技術〕

従来のトレンチ・セル型ＤＲＡＭの単位記憶回路（以後
、セルと記す）は、ｐ型（あるいはｎ型）のシリコン単
結晶基板表面の細穴（以後、トレンチと記す）の全表面
内にドナー型（あるいはアクセプター型）不純物の導入
により形成されたｎ゛型くあるいはｐ＋型）の半導体領
域を電荷蓄積領域として用いている。周知のように、こ
の電荷蓄積領域は、誘電体膜からなる容量絶縁膜を介し
て設けられた対向電極と、ｐｎ接合部に生じる空乏層を
介して相対するｐ型（あるいはｎ型）のシリコン単結晶
基板とにより、大きな電気容量を持つ。またこれは、ト
ランスファー・ゲートであるＭＩＳＦＥＴのオン、オフ
によって電荷の書き込み・読み出しの為に外部の電極に
接続されたり、情報保持の為に孤立させられたりする。

最近、ｎ＋型（あるいはｐ＋型）の電荷蓄積領域のまわ
りのｐ型（あるいはｎ型）のシリコン単結晶基板にｐ”
型（あるいはｎ“型）の半導体領域を設けたり、電荷蓄
積領域全体をｐ（あるいはｎ）ウェル内に設けたりする
構造も提案されている。このように、電荷蓄積領域の周
囲のｐ型（あるいはｎ型）の不純物濃度を高くすると、
電荷蓄積領域とのｐｎ接合部に生じる空乏層の幅が狭く
なる為、電荷蓄積領域の電気容量が大きくなる。

この場合、隣接するセ／ｌ＜間の空乏層相互の干渉が起
りにくくなり、トレンチ間の間隔を狭めて、全体を小型
化できる。更にｐ型（あるいはｎ型）のシリコン単結晶
基板深部とｐ′″型（あるいはｎ２型）の半導体領域と
の境界にできるポテンシャル・エネルギーの差が、封止
村山の不純物から放射されるα線により電離発生する小
数キャリアがシリコン単結晶基板内部から電荷蓄積領域
へ拡散するのを妨げる。この為、空乏層の幅が狭くなっ
たことと相挨って、ソフト・エラーが起りにくくなる。

〔発明が解決しようとする課題〕

上述の最近のトレンチ・セル型の構造に関しての問題点
を述べる。

まず、ウェル方式のセルについて述べる。前述の小型化
の為にウェルの不純物濃度を高めることには自ずと限界
がある。

第１の要因は結晶欠陥である。不純物を高濃度にイオン
注入して高温不活性雰囲気でドライブ・イン拡散を行な
うと、結晶欠陥が発生する。結晶欠陥に電荷蓄積領域か
ら拡がる空乏層がぶつかると、結晶欠陥によるエネルギ
ー準位がバンド・ギャップ内に中間的な準位を発生させ
る為、室温においてすら頻繁に発生・再結合を繰り返し
ている電子−正孔対は再結合せずに空乏層内電場により
加速され、一方はシリコン単結晶基板方向に移動する為
何ら問題にならないが、他方は電荷蓄積領域へ流れ込み
情報を破壊する。この為、ダイナミックな情報の保持時
間が極めて短かくなり、使いものにならない。

第２の要因は濃度そのものに関係する。電荷蓄積領域と
ウェルとで形成される接合容量においてウェルの濃度を
高くすると、ウェルの表面に形成されるＭＩＳＦＥＴ等
のソース・ドレイン電極となる不純物拡散領域のウェル
（シリコン単結晶基板）に対する電気容量が高くなり負
荷が重くなるため、動作速度が遅くなったり消費電力が
増加する。従って、ウェル単独ではソフト・エラー耐性
を高める効果はあるものの、あまり小型化することはで
きず、実質的な接合容量の増加は望めない。

次に、ｎ＋型（あるいはｐ＋型）の電荷蓄積領域のまわ
りのｐ型（あるいはｎ型）のシリコン単結晶基板にｐ＋
型（あるいはｎ＋型）の半導体領域を設ける方式につい
て述べる。この方式はまさに理想的かと思われるが、い
ざ実際に作製しようとすると意図通りにいかないばかり
か、その理想形からのずれが問題を起すため、むしろし
ないほうが良い。ひとことで言って作りにくい。トレン
チ表面のシリコン単結晶基板に均一な不純物拡散領域を
形成するのが難しい。その極めて一般的な方法としての
イオン注入では、トレンチの側壁部には比較的均一な濃
度で不純物を導入できるが、トレンチの底部表面では制
御性が低い為、予期しない高濃度にも低濃度にもなり得
る。

もし、高濃度過ぎた場合には、電荷蓄積領域とシリコン
単結晶基板との逆方向の耐圧が低下し、或は逆方向もれ
電流量が増加して電荷情報保持時間の低下を招く。

逆にもし低濃度過ぎた場合について第３図（ａ）、（ｂ
）に示す部分断面図を用いて説明する。ｐ型シリコン単
結晶基板１に設けられたトレンチ６表面内にｎ′″型電
荷蓄積領域２９が形成され、電荷蓄積領域２９の周囲の
シリコン単結晶基板１にはｐ＋型半導体領域３０が形成
されている。この場合こ電荷蓄積領域２９から空乏層３
１が大きく拡がり、ファネリング長が伸びる為収集電荷
が大きくなる。このとき、空乏層３１〔第３図（ａ）〕
或は電荷蓄積領域２９自体〔第３図（ｂ））がｐ＋型半
導体領域３０を追い越してしまう、これらの場合、小数
キャリアに対するポテンシャル・エネルギーの段差が低
められるか消滅してしまい、拡散成分の収集電荷が大き
くなり、ソフト・エラーを起し易くなる。また、空乏層
３１が大きく拡がると、隣接セルとの干渉が大きくなり
、小型化できぬことになる。

〔課題を解決するための手段〕

本発明の半導体記憶回路装置は、これらの問題が発生し
ないように構造的に工夫されている。即ち、本発明のト
レンチ・セル型のＤＲＡＭは、一導電型の半導体基板表
面に設けられたトレンチ内の底面を除く主として側壁部
に逆導電型の電荷蓄積領域が設けられ、電荷蓄積領域及
び電荷蓄積領域が形成されていないトレンチ底面近傍に
高濃度の一導電型の半導体領域が設けられている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）〜（ｇ）は、本発明の第１の実施例である
半導体記憶回路装置を得る為の製造工程順の断面図であ
る。

ｐ型シリコン単結晶基板１に、周知の方法により選択的
に厚い２酸化シリコン膜２を設け、素子分離領域とする
。素子形成領域表面を熱酸化して２０ｎｍの２酸化シリ
コン膜３を形成した後、化学的気相成長法（ＣＶＤ法）
によって４０ｎｍの窒化シリコン膜４及び２００ｎｍの
２酸化シリコン膜５を堆積形成する。

周知のフォトリソグラフィ技術を用いて形成されたほぼ
軸対称のトレンチ６ａ、６ｂ内壁面に、ボロン８ａ、８
ｂを注入する〔第１図（ａ））。

このとき素子形成領域表面は、２酸化シリコン膜３．５
及び窒化シリコン膜４によりマスクされているので、ボ
ロンは注入されない。７ａ、７ｂに示すのはボロン・イ
オンの注入時の飛跡であり、トレンチ中心軸に対して角
度をつけてかつビームにすりこぎ運動をさせながら注入
することを意味する。トレンチ６ａ、６ｂの鉛直側面に
はトレンチの空乏層相互の干渉を防ぐに必要な濃度（≦
ＩＸ　１０１７ｃ　ｍ−’）にボロン・イオンを注入す
る必要があり、この方法により可能である。

従来の構造においては、トレンチの鉛直側面から底点（
面）に至る範囲での必要の濃度は同しであるが、イオン
・ビームのトレンチ内壁面との角度が底点（面）近傍で
急激に変化するのでこの付近での濃度の制御は難しい、
ところが本実施例ではこの部分に電荷蓄積領域を設けな
いので、この部分の濃度に特異性が生じる危険に対する
保障として従来あった濃度範囲に対する厳しい制限を除
くことができる。

以下層に述べると、トレンチ内壁面に熱酸化によって２
０ｎｍの２酸化シリコン膜１０を形成し、ＣＶＤ法によ
って４０ｎｍの窒化シリコン膜１１を堆積する。この間
の熱処理によりボロン８ａ、８ｂは個々のトレンチ内壁
面をとり囲むボロン拡散領域９ａ、９ｂとなる〔第１図
（ｂ））。

異方性プラズマ・エツチングにより、トレンチ鉛直側面
以外の窒化シリコン膜１１を除去し［第１図（ｃ）］、
周知の選択酸化法どうりに酸化性雰囲気中で熱処理を行
ない、４００ｎｍ程度の２酸化シリコン膜１２ａ、１２
ｂをトレンチ６ａ。

６ｂの底部にのみ形成する〔第１図（ｄ）〕。

窒化シリコン膜１１及び２酸化シリコン膜１０をウェッ
ト・エツチングで除去し、トレンチ鉛直側面のシリコン
表面を露出させ、ＣＶＤ法により砒素を含有するシリケ
ート・ガラス（ＡＳＧ）Ｉ１１３を被着し、高温のドラ
イ酸素中で熱処理を行ないＡＳＧ膜１３から砒素をトレ
ンチ内壁面に拡散させ、電荷蓄積領域であるところの砒
素拡散領域１４ａ、１４ｂを形成する〔第１図（ｅ））
。

このときトレンチ底部は厚い２酸化シリコン腹１２ａ、
１２ｂが形成されているため、砒素の拡散は阻止されて
電荷蓄積領域は形成されず、本実施例の構造ができ上る
。

ＡＳＧ膜１３，２酸化シリコン膜５をウェット・エツチ
ングで除去する。このとき２酸化シリコン膜２は窒化シ
リコン膜４により保護されているのでエツチングされな
い、窒化シリコン膜４をウェット・エツチングで除去す
る。２酸化シリコン膜３をウェット・エツチングで除去
する〔第１図（ｆ）〕。

以上で本実施例に固有の電荷蓄積領域の構造は完成する
４ この後、周知の方法で２酸化シリコン膜等からなる容量
絶縁膜１５ａ、１５ｂ、燐をドープして良導体化した多
結晶シリコン膜からなるセル対向電極１６．２酸化シリ
コン膜等からなるゲート絶縁膜１７ａ、１７ｂ、燐をド
ープして良導体化した多結晶シリコン膜からなるゲート
電極１８ａ。

１８ｂ、１８ｃ、及びワード線１９ａ、１９ｂ。

ＭＩＳＦＥＴのソース・ドレイン拡散領域２０ａ、２０
ｂ、ＰＳＧ層間絶縁Ｍ２１．コンタクト穴２２、アルミ
材質のビット線２３．ＰＳＧカバー膜２４を順次形成し
、本実施例のトレンチ・セル型のＤＲＡＭが完成する。

第２図（ａ）、（ｂ）は、本発明の第２の実施例である
半導体記憶回路装置を得る為の製造工程順の断面図であ
る。

第１の実施例の構造を得るための製造方法と同様にトレ
ンチ６ａ、６ｂを開口した後、ｐ型シリコン単結晶基板
１をＢＮ（窒化ボロン）板と対向して並べ、１１００℃
の窒素ガス雰囲気で熱処理を行ない、ＢＮ板から放出さ
れるボロンをトレンチ６ａ、６ｂ内壁に拡散し、ボロン
拡散領域２５ａ、２５ｂを形成する。続いて、トレンチ
の中心軸に対して角度をつけてトレンチ６ａ、６ｂの底
部には照射されないようにして砒素のイオン・ビームを
すりこぎ運動させながら照射し、トレンチ６ａ、６ｂ内
壁に砒素２７ａ、２７ｂを注入する〔第２図（ａ））、
２６ａ、２６ｂは砒素のイオン・ビームの飛跡である。

２酸化シリコン膜５．窒化シリコン膜４．２酸化シリコ
ン膜３をウェット・エツチングで除去した後、ＡＳＧ膜
の堆積は行なわず、他は第１の実施例の構造を得るため
の製造方法と同様に製造する。この間の工程の熱処理に
より、砒素２７ａ。

２７ｂは活性化され、電荷蓄積領域であるところの砒素
拡散領域２８ａ、２８ｂとなり、本実施例のトレンチ・
セル型のＤＲＡＭが完成する〔第２図（ｂ）〕。

〔発明の効果〕

以上説明したように本発明の半導体記憶回路装置は、基
本的にはトレンチ底部に電荷蓄積領域が存在しないので
、トレンチ底部に空乏層が拡がることがない。従って、
この部分の半導体基板の不純物濃度には任意性がある。

換言すれば、空乏層の拡がるのはトレンチ側壁部であり
、単にトレンチ側壁部の半導体基板の不純物濃度を調整
することにより、隣接セルのトレンチから発する空乏層
間の干渉を抑制することができる。また、実質的容量が
増加する。同時に、それにより電荷蓄積領域と半導体基
板との間に、半導体基板の小数キャリアに対するポテン
シャル障壁を完全に形成することができるようになるの
で、小型化に適しかつソフト・エラーに強い半導体記憶
回路装置を得ることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｇ＞は本発明の第１の実施例の構造を
得るための製造工程順の断面図、第２図（ａ）、（ｂ）
は本発明の第２の実施例の構造を得るための主要製造工
程の断面図、第３図（ａ）、（ｂ）は従来の半導体記憶
回路装置の問題点を説明するための部分断面図である。 １・・・ｐ型シリコン単結晶基板、２，３，５゜１０．
１２ａ、１２ｂ−・・２酸化シリコン膜、４゜１１・・
・窒化シリコン膜、６．６ａ、６ｂ・・・トレンチ、７
ａ、７ｂ・・・ボロン・イオン飛跡、８ａ。 ８　ｂ　・・・ボロン、９ａ、９ｂ、２５ａ、２５ｂ−
・・ボロン拡散領域、１３・、、ＡＳＧ膜、１４ａ、１
４ｂ、２８ａ、２８ｂ−・−砒素拡散領域、１５ａ、１
５ｂ・・・容量絶縁膜、１６・・・対向電極、１７ａ、
１７ｂ・・・ゲート絶縁膜、１８ａ、１８ｂ、１８ｃ・
・・ゲート電極、１９ａ、１９ｂ−・・ワード線、２０
ａ。 ２０ｂ・・・ソース・ドレイン、２１・・・ＰＳＧ層間
絶縁膜、２２・・・コンタクト穴、２３・・・ビット線
、２４−Ｐ　Ｓ　Ｇカバー膜、２６ａ、２６ｂ−砒素イ
オン飛跡、２７ａ、２７ｂ・・・砒素、２９・・・ｎ“
型電荷蓄積領域、３０・・・ｐ１型型半体領域、３１・
・・空乏層６

Claims (1)

1. 【特許請求の範囲】 １、一導電型の半導体基板表面に複数の細穴を有し、個
   々の前記細穴が電荷記憶の為の電気容量素子となる複数
   の単位記憶回路を集積してなる半導体記憶回路装置にお
   いて、 前記細穴の底部を除く側壁部の前記半導体基板内に形成
   された逆導電型の半導体領域と、前記逆導電型の半導体
   領域と前記細穴の底部とをとり囲んで前記半導体基板内
   に形成された前記半導体基板より高濃度の一導電型の半
   導体領域と、 を有することを特徴とする半導体記憶回路装置。 ２、前記細穴の底部を除く側壁部表面に形成された容量
   絶縁膜と、 前記細穴の底部表面に形成された前記容量絶縁膜より厚
   い絶縁膜と、 を有することを特徴とする請求項１記載の半導体記憶回
   路装置。 ３、前記厚い絶縁膜が２酸化シリコン膜であることを特
   徴とする請求項２記載の半導体記憶回路装置。