JPH06163921A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 微細化によって発生するショートチャネル効
果を抑制できる不揮発性半導体記憶装置を提供すること
にある。 【構成】 シリコン基板１上に絶縁膜２が形成され、そ
の上に第１導電型の単結晶シリコン薄膜３が立設されて
いる。その単結晶半導体薄膜３の中央部には単結晶半導
体薄膜３の両側面及び上面に接するように帯状のゲート
絶縁膜４が配置されている。ゲート絶縁膜４上には浮遊
ゲート電極５が形成され、その浮遊ゲート電極５上に層
間絶縁膜６が配置されている。さらに、層間絶縁膜６上
には制御ゲート電極７が形成されている。又、単結晶半
導体薄膜３において制御ゲート電極７に対して自己整合
的に第２導電型のソース・ドレイン領域８，９が形成さ
れている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性記憶装置に
係り、ＥＰＲＯＭに関するものである。

【０００２】

【従来の技術】従来、デバイスの微細化に伴い、半導体
装置内を構成する不揮発性記憶装置も、より微細化する
ことが要求されてきた。ここで、従来の半導体記憶装置
の具体的例を図３７に示す。

【０００３】半導体基板６０上にゲート酸化膜６１が形
成され、ゲート酸化膜６１上には浮遊ゲート電極６２が
形成されている。さらに、この浮遊ゲート電極６２上に
は層間絶縁膜６３を介して制御ゲート電極６４が形成さ
れている。又、基板６０には浮遊ゲート電極６２の両側
に、ソース領域６５及びドレイン領域６６となる拡散層
が自己整合的に形成されている。さらに、個々の記憶装
置は局所酸化（ＬＯＣＯＳ）法により形成される分離酸
化膜６７により電気的に分離されている。

【０００４】又、基板表面はパッシベーション膜６８に
覆われ、パッシベーション膜６８には制御ゲート電極６
４とドレイン領域６６が電気的に接続可能な接続孔６９
が形成され、この接続孔６９を通して電極７０が形成さ
れ外部と電気的に接続可能となっている。

【０００５】その動作はソース領域６５に対して制御ゲ
ート電極６４とドレイン領域６６に十分な電圧を印加
し、ホットエレクトロンを発生させ、ゲート酸化膜６１
を通して電子を浮遊ゲート電極６２に注入し、浮遊ゲー
ト電極６２の電位を変化させ素子のしきい値電圧を変化
させる。このしきい値電圧の変化を記憶効果として利用
するものである。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな構造では微細化が進むとドレイン領域６６からの空
乏層７１が延び、ソース領域６５に達するパンチスルー
現象が発生し、しきい値電圧低下等のショートチャネル
効果が発生してしまう。特に、２層ゲート電極構造では
ゲート電圧は制御ゲート電極６４にしか印加できないた
め、チャネル領域の電位の制御は１層のゲート構造に比
べ、より困難になる。従って、ショートチャネル効果が
より発生しやすくなるため微細化が困難となり、最小ゲ
ート長が０．５μｍを切るような微細な構造ではその製
造は極めて困難となる。

【０００７】この発明は上記の課題を解決するためにな
されたものであり、その目的は微細化によって発生する
ショートチャネル効果を抑制できる不揮発性半導体記憶
装置を提供することにある。

【０００８】

【課題を解決するための手段】この発明は、基板上に第
１導電型の単結晶半導体薄膜を立設し、その単結晶半導
体薄膜における左右に同薄膜を露出した状態で当該薄膜
の表面に沿うように第１絶縁膜を介して浮遊ゲート電極
を形成し、その浮遊ゲート電極上に第２絶縁膜を介して
制御ゲート電極を形成し、さらに、単結晶半導体薄膜に
おいて制御ゲート電極に対して自己整合的に第２導電型
のソース・ドレイン領域を形成した不揮発性半導体記憶
装置をその要旨とするものである。

【０００９】

【作用】制御ゲート電極に取り囲まれた単結晶半導体薄
膜は完全空乏化状態となり、いわゆる薄膜効果が発生す
る。このことにより、従来構造に比べショートチャネル
効果の抑制が可能となり、加工ばらつきによるしきい値
電圧の変化の少ない構造となる。さらに、チャネル幅の
方向を基板表面に対して立設方向に形成してあるため、
従来の平面構造に対してより集積度を上げることが可能
となる。

【００１０】

【実施例】

（第１実施例）以下、この発明を具体化した一実施例を
図面に従って説明する。

【００１１】図１は不揮発性メモリ素子の斜視図であ
る。同図において、図を分かりやすくするため、外部と
の電気的な接続の機能を果たす電極が形成される前の構
造を示す。

【００１２】シリコン基板１上の上面には絶縁膜２が被
覆されている。この絶縁膜２の面上に単結晶シリコン薄
膜３が垂直に立設され、単結晶シリコン薄膜３は板状の
単結晶シリコンよりなる。又、単結晶シリコン薄膜３は
長さｄが幅（厚さ）ｔよりも大きくなっている。

【００１３】この単結晶シリコン薄膜３の中央部にはそ
の両側壁及び上面に接するように帯状のゲート絶縁膜
（ゲート酸化膜）４が配置され、ゲート絶縁膜４上には
帯状の浮遊ゲート電極５が配置されている。この浮遊ゲ
ート電極５は、ゲート絶縁膜４を通り抜けて注入される
電荷を蓄積し、記憶装置のしきい値電圧を変化させるも
のである。浮遊ゲート電極５上には帯状の層間絶縁膜６
が形成され、層間絶縁膜６上には制御ゲート電極７が形
成されている。この制御ゲート電極７は不揮発性メモリ
の電位を外部から制御可能とするものである。

【００１４】単結晶シリコン薄膜３における絶縁膜２と
ゲート絶縁膜４で囲まれた領域以外の領域には、制御ゲ
ート電極７に対し自己整合的にソース領域８及びドレイ
ン領域９（拡散層）が形成されている。又、ゲート絶縁
膜４と絶縁膜２に囲まれた単結晶シリコン薄膜３におけ
るソース・ドレイン領域８，９以外の領域は完全空乏化
するような不純物濃度となっている。

【００１５】本実施例では、完全空乏化するために、単
結晶シリコン薄膜３におけるソース・ドレイン領域８，
９以外の領域の不純物濃度が５×１０¹⁴／ｃｍ³ であ
り、単結晶シリコン薄膜３の幅（厚さ）ｔは０．３μｍ
以下となっている。

【００１６】図２〜図１２は、その不揮発性メモリ素子
の製造の際の断面を示す模式図である。。又、図１３，
１４は、不揮発性メモリ素子の製造の際の斜視図を示す
模式図である。

【００１７】以下、不揮発性メモリ素子の製造工程を説
明する。図２に示すように、ｎ又はｐ型の第１半導体単
結晶基板（シリコン基板）１０を用意し、この第１半導
体単結晶基板１０は少なくとも一方の面が鏡面研磨され
ている。一方、図３に示すように、第２半導体単結晶基
板（シリコン基板）１１を用意し、この第２半導体単結
晶基板１１は少なくとも一方の面が鏡面研磨され、半導
体基板１１の鏡面研磨面に絶縁膜１２が被着されてい
る。

【００１８】そして、図４に示すように、第１半導体単
結晶基板１０の鏡面研磨した面（主表面）と、半導体基
板１１の絶縁膜１２を被着した面とを、公知の技術であ
る直接接合法を用いて接合する。つまり、親水処理、脱
水縮合、酸素拡散工程を通して二枚の半導体基板を接合
し、一体化したＳＯＩ基板を形成する。

【００１９】さらに、図５に示すように、第１半導体単
結晶基板１０の裏面側を鏡面研磨して薄膜化する。その
結果、高さｈが０．５μｍ以下の鏡面研磨した薄膜半導
体層１３が形成される。

【００２０】引き続き、図６に示すように、薄膜半導体
層１３の表面に熱酸化、化学気相成長法、蒸着法、スパ
ッタ法等により酸化膜１４を成膜し、さらに、不揮発性
メモリの活性領域を形成する場所に公知のリソグラフィ
ー法を用いてパターニングされたフォトレジスト１５を
残す。

【００２１】そして、図７に示すように、反応性スパッ
タエッチング法（以下、ＲＳＥ法と略す。）により酸化
膜１４を前述のフォトレジスト１５に対応した領域だけ
選択的に残す。さらに、図８に示すように、フォトレジ
スト１５を除去し、酸化膜１４をマスク材としてＲＳＥ
法により薄膜半導体層１３を選択的にエッチングし、単
結晶シリコン薄膜１６を形成する。形成された単結晶シ
リコン薄膜１６は図１３に示されるように薄板をＳＯＩ
基板（第２半導体単結晶基板１１）上に並べた構造とな
る。

【００２２】このとき、単結晶シリコン薄膜１６の幅
（厚さ）ｔは、０．３μｍ以下にする。さらに、図９に
示すように、酸化膜１４を除去し、単結晶シリコン薄膜
１６に対し熱酸化により全面を熱酸化し、ゲート酸化膜
１７を形成する。その後、例えば化学気相成長法により
第１多結晶シリコン層１８を全面に形成する。この第１
多結晶シリコン層１８は、例えば、燐、砒素、ボロン等
を添加し仕事関数を調整することにより回路上しきい値
電圧が適当になるように制御する。

【００２３】この第１多結晶シリコン１８上における浮
遊ゲート電極を形成する領域にリソグラフィー法によ
り、フォトレジスト１９を形成する。さらに、図１０に
示すように、ＲＳＥ法により第１多結晶シリコン層１８
を選択的にエッチングし、パターニングを行なう。その
後、フォトレジスト１９を除去する。

【００２４】このようにして得られた単位不揮発性メモ
リセルの斜視図を、図１４に示す。さらに、図１１に示
すように、第１多結晶シリコン層１８上に酸化膜あるい
は酸窒化（ＯＮＯ）膜により層間絶縁膜２０を形成す
る。引き続き、その上に第２多結晶シリコン層２１を形
成する。この第２多結晶シリコン層２１も前述の第１多
結晶シリコン層１８と同様に燐、砒素、ボロン等を適当
に添加し不揮発性メモリのしきい値電圧が回路設計上適
当となるように制御する。尚、低抵抗化のため、この第
２多結晶シリコン層２１上に多結晶のタングステンシリ
サイドやチタンシリサイドといったポリサイドと呼ばれ
るシリサイド薄膜を堆積してもよい。

【００２５】さらに、制御ゲート電極を形成する領域に
前述と同様にフォトレジスト２２をパターニングする。
次に、図１２に示すように、フォトレジスト２２を用い
たＲＳＥ法により第２多結晶シリコン層２１、層間絶縁
膜２０、第１多結晶シリコン層１８を順次エッチングす
る。この時、第２多結晶シリコン層２１及び層間絶縁膜
２０はフォトレジスト２２により自己整合的にエッチン
グされ制御ゲート電極２３及び浮遊ゲート電極２４が形
成される。

【００２６】このように、２層のゲート電極が形成され
た後、ウェハ全面にイオン注入を砒素、燐により行な
う。これにより、単結晶シリコン薄膜１６のうち制御ゲ
ート電極２３に覆われていない領域に自己整合的に不純
物が添加され、図１に示すように、ソース・ドレイン領
域（拡散領域）８，９が形成される。このように形成し
た場合、第２多結晶シリコン層２１と第１多結晶シリコ
ン層１８の位置合わせが不要であるため微細化に適して
いる。

【００２７】以上の製造方法を進めることにより、図１
に示すような構造の不揮発性半導体記憶装置が形成され
る。このような構造では単結晶シリコン薄膜３の幅（厚
さ）ｔを３００ｎｍ（０．３μｍ）以下に形成すれば、
その内部はキャリアが存在しない完全空乏化が達成さ
れ、いわゆる薄膜効果が発生する。その結果、短チャネ
ル効果が抑制され、図３７に示した従来の構造に比べゲ
ート長の短い不揮発性メモリをしきい値電圧の低下なく
形成することが可能となる。

【００２８】特に、従来構造においては、浮遊ゲート電
極（フローティングゲート電極）を有する２層ゲート構
造では制御ゲート電極（コントロールゲート電極）から
のゲート電界の制御となるため、ショートチャネル効果
によるしきい値電圧低下の程度が甚だしくなる。

【００２９】このように、薄膜効果によりショートチャ
ネル効果抑制可能となるため、ゲート電極の加工精度の
ばらつきが存在してもしきい値電圧低下を防ぐことがで
きるため、よりプロセス加工余裕の高い構造が実現可能
となる。

【００３０】又、薄膜不揮発性メモリは従来構造に比べ
同一のバイアス条件ではドレイン近傍の電界強度が高く
ホットキャリアを発生しやすく書き込みが容易である。
従って、高速の書き込みが可能となる。

【００３１】図１５，図１６は、同一のデザインルール
で形成した場合の単一セルを図１２の上方から見た図で
ある。図１５は従来例、図１６は本実施例である。ただ
し、電気的な接続を考慮してそれぞれ接続孔２５及び２
６が形成された状態を示している。そして、図１５の従
来の構造では分離酸化膜６７を避けて接続孔２６を形成
する必要があるためドレイン２８は接続孔２６の大きさ
と合わせ余裕を考慮した寸法にする必要があった。一
方、図１６の本実施例では絶縁膜２は１μｍと充分厚い
ため、そのような合わせ余裕を考慮する必要がなくな
る。さらに、単結晶シリコン薄膜３（拡散領域）を厚さ
０．３μｍ以下で形成すればよいため極めてセルサイズ
が縮小可能となる。

【００３２】そして、例えば０．２μｍルールでは従来
例がＡ×Ｂ＝１．２μｍ×０．９μｍ＝１．０８μ
ｍ² 、本実施例ではＡ×Ｂ＝０．８μｍ×０．８μｍ＝
０．６４μｍ² となり、５９．２パーセントにセルが縮
小可能である。ただし、Ａ，Ｂはセルの縦横寸法であ
る。

【００３３】このように本実施例では、図１のシリコン
基板１上に第１導電型の単結晶シリコン薄膜３（単結晶
半導体薄膜）を立設し、その単結晶シリコン薄膜３にお
ける左右に同薄膜３を露出した状態で当該薄膜３の表面
に沿うようにゲート絶縁膜４（第１絶縁膜）を介して浮
遊ゲート電極５を形成し、その浮遊ゲート電極５上に層
間絶縁膜６（第２絶縁膜）を介して制御ゲート電極７を
形成し、さらに、単結晶半導体薄膜３において制御ゲー
ト電極７に対して自己整合的に第２導電型のソース・ド
レイン領域８，９を形成した。つまり、絶縁膜２上に幅
（厚さ）ｔが０．３μｍ以下の板状の単結晶シリコン薄
膜３を形成し、さらにこの幅方向に垂直に浮遊ゲート電
極５及び制御ゲート電極７を形成し、浮遊ゲート電極５
に囲まれた領域の電子濃度ｎと正孔濃度ｐの積がその温
度の熱平衡状態における真性キャリア密度ｎ_i の２乗よ
りも少なくなる、即ち、ｐ・ｎ＜ｎ_i ² となるいわゆる
完全空乏化の状態となりこれにより薄膜効果が発生す
る。

【００３４】このように、制御ゲート電極７に取り囲ま
れた単結晶シリコン薄膜３は完全空乏化状態となり、い
わゆる薄膜効果が発生する。このことにより、従来構造
に比べショートチャネル効果の抑制が可能となり、加工
ばらつきによるしきい値電圧の変化の少ない構造が実現
できる。さらに、チャネル幅の方向を基板表面に対して
垂直に形成してあるため、従来の平面構造に対してより
集積度を向上することが可能である。よって、縦型であ
ること、及び、薄膜効果によりショートチャネル効果が
抑制され、微細化が容易となり、高集積化が可能であ
る。又、薄膜不揮発性メモリは高い電流駆動能力を有す
るので、高速読み出しが可能で、読み出し電圧の低電圧
化が可能となる。さらに、薄膜不揮発性メモリはホット
キャリアを発生しやすく書き込みが容易であり、高速の
書き込みが可能となる。 （第２実施例）次に、第２実施例を第１実施例との相違
点のみ説明する。

【００３５】図１７に示すように、複数の単結晶シリコ
ン薄膜３の間隔Ｌを小さくしている。このように、活性
領域を狭めることにより制御ゲート電極７が占める面積
が小さくなる。よって、単一セルの占める面積を、さら
に縮小可能となる。 （第３実施例）次に、第３実施例を第１実施例との相違
点のみ説明する。

【００３６】図１８に示すように、記憶素子の書き込み
特性及び読み出し特性の向上はゲート絶縁膜４が形成す
る容量Ｃ₁ と層間絶縁膜６が形成する容量Ｃ₂ の比Ｃ₂
／Ｃ ₁ を大きくすることが重要である。そこで、本実施
例ではゲート絶縁膜４と層間絶縁膜６の面積比を増加さ
せることにより容量比を向上している。つまり、従来構
造では面積比の向上はそのままセル面積の増加につなが
る。しかしながら、本実施例では層間絶縁膜６を縦方向
に延設し、縦方向の距離を利用することによりセルサイ
ズの増加なくして容量比の向上を図っている。 （第４実施例）次に、第４実施例を第１実施例との相違
点を中心に説明する。

【００３７】縦型の薄膜不揮発性メモリはチャネル幅が
同一の構造しか形成できない。従って、回路上で種々の
電流能力を有する論理あるいはアナログ素子といった制
御素子が必要となったときの自由度が極めて少なく、そ
のためには別のトランジスタが必要となってくる。

【００３８】そこで、図１９に示すように、本実施例で
は集積度を向上させるため、不揮発性記憶領域Ｚ１には
縦型構造を、それ以外の制御領域には横型のトランジス
タ領域Ｚ２を形成したものであり、同一基板上に２種類
の素子構造を実現したものである。

【００３９】これにより設計自由度を向上し、しかも高
集積化が実現できるため、極めて高性能素子を実現でき
る。具体的な製造方法を、図２０〜図３５に示す。

【００４０】以下、製造工程を説明する。図２０に示す
ように、第１半導体基板（単結晶シリコン基板）２９を
用意し、その主表面を鏡面研磨する。さらに、第１半導
体基板２９の鏡面研磨面の一部を化学エッチングあるい
はＲＳＥ法により、深さ０．２〜２μｍの凹部３０を形
成する。

【００４１】次に、図２１に示すように、凹部３０内に
おける外周部にそって幅２μｍ以上の溝３１をダイシン
グあるいは化学エッチングあるいはＲＳＥ法によって形
成する。

【００４２】一方、図２２に示すように、鏡面研磨した
第２半導体基板（単結晶シリコン基板）３２を用意す
る。そして、第２半導体基板３２の鏡面研磨面と、第１
半導体基板２９の鏡面研磨面とを、公知の技術である直
接接合技術により接合する。これにより接合基板が形成
され、かつ、凹部３０は接合しておらず空洞となってい
る。

【００４３】次に、図２３に示すように、この一体化し
た接合基板を、例えばドライＯ₂ 、ウェットＯ₂ 、ある
いは、Ｈ₂ 、Ｏ₂ の混合燃焼気体中等の酸化性雰囲気で
９００℃以上、１時間以上の熱処理を施す。そして、溝
３１を通して基板の内部の空洞部表面を酸化し、酸化膜
３３を形成する。ただし、この酸化は凹部３０の表面と
基板３２の空洞部表面の酸化膜３３が成長して、この空
洞部を酸化膜によって埋設し、シリコンと酸素の結合が
できて、完全に接合されるまでは最低行なう。

【００４４】その後、図２４に示すように、第１半導体
基板２９の裏面を研磨又はエッチングし、第１半導体基
板２９の溝３１を開口させる。これにより、シリコン基
板上に絶縁膜で分離されたＳＯＩ単結晶領域３４が形成
される。

【００４５】そして、第１半導体基板２９の鏡面研磨面
上に酸化膜あるいは窒化膜といった絶縁膜３５を熱処
理、蒸着、スパッタあるいは化学気相成長法により形成
する。さらに、フォトレジスト３６をパターニングす
る。

【００４６】引き続き、図２５に示すように、フォトレ
ジスト３６をマスクとして絶縁膜３５をＲＳＥ法により
エッチングし、パターニングする。そして、図２６に示
すように、フォトレジスト３６を除去し、さらにパター
ニングされた絶縁膜３５をマスクとしてＳＯＩ単結晶領
域３４をエッチングする。その後、酸化膜３５を除去
し、第１半導体基板２９における第２半導体基板３２と
電気的に接続された直接接合領域の鏡面研磨面を露出さ
せる。これにより、酸化膜（絶縁膜）３３上において、
図１３と同様の薄板状に形成された単結晶シリコン薄膜
１６を並べた構造となる。

【００４７】次に、図２７に示すように、窒化膜３８を
化学気相成長法により成膜し、さらにパターニングを施
す。又、縦型のＳＯＩ単結晶領域３４は窒化膜３９を被
着し、酸化を防止する。

【００４８】そして、図２８に示すように、通常の横型
素子を形成する領域のみを選択的に酸化し、ＬＯＣＯＳ
酸化膜（素子分離膜）４０を形成する。以降の説明は、
図２８のＡ部のみを説明する。

【００４９】図２９に示すように、単結晶シリコン薄膜
４１及び直接接合領域のうちＬＯＣＯＳ酸化膜（素子分
離膜）４０のない素子領域上の酸化膜を全て除去する。
そして、図３０に示すように、ゲート酸化膜４２を形成
し、さらに、化学気相成長法等により第１多結晶シリコ
ン層４３を成膜する。

【００５０】引き続き、図３１に示すように、ゲート酸
化膜４２及び第１多結晶シリコン層４３に対し、図１４
に示したように浮遊ゲート電極を形成する領域をパター
ニングする。さらに、素子領域及び第１多結晶シリコン
層４３上の酸化膜を除去する。

【００５１】次に、図３２に示すように、素子領域上に
素子用ゲート酸化膜４４及び層間絶縁膜４５を形成す
る。さらに、図３３に示すように、全面に第２多結晶シ
リコン層４６を化学気相成長法等により成膜し、さらに
フォトレジスト４７をパターニングする。

【００５２】その後、図３４に示すように、第２多結晶
シリコン層４６をエッチングし、さらにＳＯＩ領域の第
１多結晶シリコンをＲＳＥ法によりパターニングする。
これにより素子領域の素子用ゲート酸化膜４４上にはゲ
ート電極４８、単結晶シリコン薄膜４１には、浮遊ゲー
ト電極４９及び制御ゲート電極５０が形成される。

【００５３】これに公知のイオン注入法によりソース領
域５１及びドレイン領域５２を形成する。このとき縦型
素子を形成した領域の活性領域も同様にソース及びドレ
インを形成する。

【００５４】さらに、図３５に示すように、化学気相成
長法、スパッタ法あるいは蒸着法にてボロフォスホシリ
ケートガラス（ＢＰＳＧ）膜、燐ガラス（ＰＳＧ）膜、
あるいは酸化膜等よりなるパッシベーション膜５３を形
成し、さらに電気的に接続できるよう公知のリソグラフ
ィー法により接続孔５４を形成する。さらに、電極膜５
５を形成後、公知のリソグラフィー法を用いることによ
り配線素子間の配線ができるように電極膜５５をパター
ニング，エッチングをする。

【００５５】このように形成した第４実施例では同一の
基板上に縦型の素子（不揮発性メモリ）と通常の横型素
子の両方が形成可能であるため、設計の自由度が向上す
る。又、記憶装置には第１実施例と同様の効果がある上
さらに、横型素子領域ではその後の工程では従来と変化
なく形成可能である。従って、鏡面研磨面がエッチング
等にさらされることなく形成できる。よって、形成され
た素子の基板表面の結晶欠陥は従来の工程と変化なく形
成できる。即ち、素子特性は従来と変わらない。さら
に、ゲート酸化膜の耐圧、寿命も変化なくできるため、
高い信頼性が実現できる。

【００５６】尚、本実施例の応用例としては、本実施例
では、いわゆる金属絶縁膜半導体（ＭＩＳ）型電界効果
トランジスタとしたが、バイポーラトランジスタ等のプ
レーナ構造を形成してもよい。つまり、不揮発性半導体
記憶装置の単結晶半導体薄膜と同一基板表面上にあり、
電気的に分離された半導体層表面でバイポーラトランジ
スタを同時に形成してもよい。 （第５実施例）次に、第５実施例を第１実施例との相違
点のみ説明する。

【００５７】図３６に示すように、シリコン基板１と単
結晶シリコン薄膜３とを電気的接続（一体化）するよう
にしてもよい。

【００５８】

【発明の効果】以上詳述したようにこの発明によれば、
微細化によって発生するショートチャネル効果を抑制す
ることができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】第１実施例の不揮発性半導体記憶装置の斜視図
である。

【図２】不揮発性半導体記憶装置の製造工程を示す断面
図である。

【図３】不揮発性半導体記憶装置の製造工程を示す断面
図である。

【図４】不揮発性半導体記憶装置の製造工程を示す断面
図である。

【図５】不揮発性半導体記憶装置の製造工程を示す断面
図である。

【図６】不揮発性半導体記憶装置の製造工程を示す断面
図である。

【図７】不揮発性半導体記憶装置の製造工程を示す断面
図である。

【図８】不揮発性半導体記憶装置の製造工程を示す断面
図である。

【図９】不揮発性半導体記憶装置の製造工程を示す断面
図である。

【図１０】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図１１】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図１２】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図１３】不揮発性半導体記憶装置の製造工程時の斜視
図である。

【図１４】不揮発性半導体記憶装置の製造工程時の斜視
図である。

【図１５】比較のための不揮発性半導体記憶装置の平面
図である。

【図１６】比較のための不揮発性半導体記憶装置の平面
図である。

【図１７】第２実施例の不揮発性半導体記憶装置の斜視
図である。

【図１８】第３実施例の不揮発性半導体記憶装置の斜視
図である。

【図１９】第４実施例の不揮発性半導体記憶装置の斜視
図である。

【図２０】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図２１】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図２２】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図２３】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図２４】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図２５】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図２６】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図２７】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図２８】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図２９】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図３０】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図３１】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図３２】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図３３】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図３４】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図３５】不揮発性半導体記憶装置の製造工程を示す断
面図である。

【図３６】第５実施例の不揮発性半導体記憶装置の斜視
図である。

【図３７】従来の不揮発性半導体記憶装置の断面図であ
る。

【符号の説明】

１ シリコン基板 ３ 単結晶半導体薄膜としての単結晶シリコン薄膜 ４ 第１絶縁膜としてのゲート絶縁膜 ５ 浮遊ゲート電極 ６ 第２絶縁膜としての層間絶縁膜 ７ 制御ゲート電極 ８ ソース領域 ９ ドレイン領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基板上に第１導電型の単結晶半導体薄膜
   を立設し、その単結晶半導体薄膜における左右に同薄膜
   を露出した状態で当該薄膜の表面に沿うように第１絶縁
   膜を介して浮遊ゲート電極を形成し、その浮遊ゲート電
   極上に第２絶縁膜を介して制御ゲート電極を形成し、さ
   らに、単結晶半導体薄膜において制御ゲート電極に対し
   て自己整合的に第２導電型のソース・ドレイン領域を形
   成したことを特徴とした不揮発性半導体記憶装置。