KR100233076B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 터널링영역의 형성이 용이하고, 높은 신뢰성을 확보할 수 있는 소거게이트전극을 구비한 플로팅게이트형 반도체 기억장치 및 제조방법에 관한 것으로, 본 발명은 반도체기판(1)상에 소자분리 절연막(8)(9)에 의해 분리되는 활성영역을 형성하고 있다. 그 활성영역상에 게이트절연막(4), 플로팅 게이트전극(5)을 차례로 형성한다. 상기 플로팅 게이트전극(5)상에 산화실리콘막(6)을 통해 컨트롤 게이트전극(7)을 형성하고, 플로팅 게이트전극(5)이 측벽면에만 터널링 절연막(11)을 형성한다. 그후, 소거게이트전극(10)을 상기 터널링 절연막을 덮도록 형성한다.

Description

반도체 기억장치 및 그 제조방법
본 발명은 소거게이트전극을 구비한 플로팅 게이트형 반도체 기억장치 및 그 제조방법에 관한 것이다.
전기적으로 입력가능한 불휘발성 메모리로서 플로팅 게이트구조의 EPROM(E lectrically Programable Read Only Memory)이 잘 알려져 있다. 이 EPROM은 반도체기판상에 형성된 소스영역과 드레인영역에 삽입된 채널영역상에 제1절연막을 통해 플로팅 게이트전극이 형성되고, 또 플로팅 게이트전극상에 제2절연막을 통해 컨트롤 게이트전극이 형성되는 구조를 가지고 있다.
이 EPROM의 입력동작은 드레인영역과 컨트롤 게이트전극에 고전압을 인가하여 반도체기판의 드레인근방의 채널영역에서 고온전자를 발생시키고, 이 고온전자를 플로팅 게이트전극에 가속주입함으로써 행해진다.
또, 판독동작은 소스영역과 드레인영역 사이 및 컨트롤 게이트전극에 동작전압을 인가하고, 소스영역과 드레인영역 사이에 흐르는 전류의 레벨을 검출함으로써 행해진다.
상기와 같은 EPROM은 기억데이터의 소거를 자외선의- 조사에 따라 행하는 것이 일반적이지만, 최근 상기 제1절연막을 박막화함으로써 이 얇은 절연막을 통해서 플로팅 게이트전극으로부터 소스영역, 드레인영역 또는 채널영역에 터널링현상을 이용하여 전자를 방출시킴에 따라 전기적으로 소거를 행하는 것이 널리 이용되게 되었다.
또, 최근에는 독립된 소거용 게이트전극을 이용하여 소거를 행하는 메모리셀구조가 제안되고 있다(예를들면, 일본국 특개평2-292870호 공보 참조). 이 소거게이트전극을 이용한 메모리셀구조에서는 소거게이트전극과 플로팅 게이트전극 사이에 터널링매체가 될 수 있는 터널절연막을 형성하고, 소거게이트전극에 소거전압을 인가하여 전자를 플로팅 게이트전극으로부터 소거게이트전극에 터널링시킴으로써 소거를 행한다. 통상, 이와 같은 소거게이트전극을 이용한 반도체 기억장치는 전체 메모리셀 또는 블록단위의 메모리셀군이 동시에 소거되기 때문에, 일반적으로 플래시메모리라 불리운다.
제8도, 제9도는 종래의 소거게이트를 구비한 플로팅 게이트형 반도체 기억장치의 평면도 및 단면도이다. 제9(a)도는 제8도의 A-A´단면도, 제9(b)도는 제8도의 B-B´ 단면도이다. 제8도 및 제9도에 있어서, 1은 반도체기판, 2는 소스전극, 3은 드레인영역, 4는 게이트절연막, 5는 플로팅 게이트전극, 6은 층간 절연막, 7은 컨트롤 게이트전극, 8 및 9는 소자분리에 이용하는 산화실리콘막, 10은 소거게이트전극, 11은 터널절연막, 12 및 13은 소거게이트전극(10)과 플로팅 게이트전극(5)을 전기적으로 절연하는 산화실리콘막이다.
이하, 제9도에 도시한 종래의 소거게이트를 구비한 플로팅 게이트형 반도체 기억장체 있어서의 소거게이트전극과 플로팅 게이트전극 사이에 형성된 터널영역의 구조 및 그 제조방법에 대해 설명한다.
먼저, 제10도에 도시한 바와 같이, 반도체기판(1)상에 공지의 기상성장법에 의해 형성된 산화실리콘막(8)의 소정 부분을 선택적으로 에칭한 후, 산화실리콘막(8)의 측벽면에 산화실리콘막(9)으로 이루어진 사이드월막을 공지의 기상성장법과 이방성 드라이 에칭 기술을 이용하여 형성한다. 다음에, 게이트절연막을 이루어진 산화실리콘막(4)을 열산화법으로 형성하고, 그 후 전면에 폴리실리콘막(5), 산화실리콘막(6), 폴리실리콘막(7), 산화실리콘막(13)을 차례로 적층시킨다. 폴리실리콘막(5) (7), 산화실리콘막(13)은 공지의 기상성장법으로 형성하고, 산화실리콘막(6)은 폴리실리콘막(5) 위를 열산화시켜서 형성한다.
계속해서, 제11도에 도시한 바와 같이, 폴리실리콘막(7), 산화실리콘막(13)을 포토레지스트를 이용한 공지의 포토에칭기술에 의해 선택적으로 에칭하고, 폴리실리콘막(7)으로 이루어진 컨트롤 게이트전극을 형성한다. 그 후, 산화실리콘막(13) 및 폴리실리콘막(7)의 측벽면에 불순물이 첨가되어 있지 않은 산화실리콘막(12)으로 이루어진 제1사이드월막과, 인 또는 보론을 불순물로서 첨가한 산화실리콘막(14)으로 이루어진 제2사이드월막을 공지의 기상성장법과 이방성 드라이 에칭 기술을 이용해서 형성하고, 2중사이드월 구조를 형성한다.
다음에, 제12도에 도시한 바와 같이, 제2사이드월막을 마스크로 하여 폴리실리콘막(5)을 에칭하고, 폴리실리콘막(5)으로 이루어진 플로팅 게이트전극을 형성한다.
계속해서, 제13도에 도시한 바와 같이 산화실리콘막(14)으로 이루어진 제2사이드월막을 공지의 웨트에칭으로 제거한다. 이 때, 불순물이 첨가되어 있지 않은 제1사이드월막은 불순물을 첨가한 산화실리콘막에 비해 에칭속도가 1/50~1/100로 늦기 때문에 거의 에칭제거되지 않는다. 이 웨트에칭공정에 의해 플로팅 게이트전극의 상부면 일부와 측벽면이 노출되며, 이 노출부분이 터널링영역이 된다. 다음에, 이 노출부분을 열산화하여 터널절연막(11)을 형성한다. 마지막으로 터널절연막(11) 위에 폴리실리콘막(10)으로 이루어진 소거게이트전극을 형성한다.
그러나, 상기와 같은 종래의 소거게이트전극을 구비한 플로팅게이트형 반도체 기억장치의 구조 및 제조방법은 터널링영역이 플로팅 게이트전극의 상부면 일부와 측벽면의 양쪽 노출부에 위치하기 때문에, 상기한 바와 같은 2중 사이드월구조를 이용하여 형성하지 않으면 안되고, 제조시의 제어가 매우 곤란하여 제조상의 안정성에 관하여 문제가 있었다. 또한, 제2사이드월막으로서 불순물이 첨가된 산화실리콘막을 사용할 필요가 있으나, 통상 그와 같은 불순물을 첨가한 산화실리콘막의 성장은 입자가 발생하기 쉽기 때문에 수율의 악화, 신뢰성 저하가 일어나기 쉽다는 문제점을 가지고 있다.
본 발명은 상기와 같은 종래의 문제를 해결하는 것으로, 소거게이트전극을 구비한 플로팅 게이트구조이 반도체 기억장치에서 터널영역을 안정적으로 형성할 수 있으며, 또 수율의 약화나 신뢰성의 저하가 일어나기 어려운 신규한 구조 및 제조방법의 제공을 목적으로 한다.
제1도는 본 발명에 따른 반도체 기억장치의 실시형태를 도시한 평면도.
제2도는 반도체 기억장치의 단면도.
제3도는 제1도 및 제2도의 반도체 기억장치의 제조시의 최초의 공정을 도시한 단면도.
제4도는 제3도의 공정에 잇따른 공정을 도시한 단면도 공정.
제5도는 제4도의 공정에 잇따른 공정을 도시한 단면도 공정.
제6도는 제5도의 공정에 잇따른 공정을 도시한 단면도 공정.
제7도는 제6도의 공정에 잇따른 공정을 도시한 단면도 공정.
제8도는 종래예에 관한 반도체 기억장치의 평면도.
제9도는 제8도의 반도체 기억장치의 단면도.
제10도는 제8도 및 제9도의 반도체 기억장치 제조시의 최초의 공정을 도시한 단면도.
제11도는 제10도의 공정에 잇따른 공정을 도시한 단면도 공정.
제12도는 제11도의 공정에 잇따른 공정을 도시한 단면도 공정.
제13도는 제12도의 공정에 잇따른 공정을 도시한 단면도 공정.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘기판(반도체 기판) 2 : 소스영역(N형 확산층)
3 : 드레인영역(N형확산층) 4 : 산화실리콘막(게이트절연막)
5 : 폴리실리콘막(플로팅 게이트전극) 6 : 산화실리콘막
7 : 폴리실리콘막(컨트롤게이트전극) 8 : 산화실리콘막(소자분리절연막)
9 : 산화실리콘막(소자분리절연막) 10 : 폴리실리콘막(소거게이트전극)
11 : 트랜지스터 절연막 12 : 산화실리콘막
13 : 산화실리콘막
상기 목적을 달성하기 위한 본 발명에 의한 반도체 기억장치는, 일도전형 반도체기판내에 소스영역 및 드레인영역을 구비하고, 상기 반도체기판상에 소정 영역에 제1절연막을 구비하며, 상기 제1절연막상에 플로팅 게이트전극을 구비하고, 상기 플로팅 게이트전극상에 제2절연막을 통해 컨트롤 게이트전극을 구비하고, 터널링매체가 되는 절연막을 통해 상기 플로팅 게이트전극과 접함과 동시에, 사이드월 절연막을 통해 상기 컨트롤 게이트전극과 접하는 소거게이트전극을 구비하고 있는 반도체 기억장치에 있어서, 상기 터널링매체가 되는 절연막이 상기 플로팅 게이트전극의 측벽면에만 형성되어 있는 구조라는데 특징이 있다.
또, 본 발명에 의한 반도체 기억장치의 제조방법의 특징은, 일도전형 반도체기판내에 그 반도체기판과 반대도전형 소스영역 및 드레인영역을 형성하는 공정과, 상기 반도체기판상에 소자분리절연막에 의해 분리된 활성영역을 형성하는 공정과, 상기 활성영역상에 제1절연막을 형성하는 공정과, 상기 제1절연막 및 상기 소자분리절연막 표면에 제1도전막, 제2절연막, 제2도전막, 그리고 제3절연막을 차례로 적층하는 공정과, 상기 제2절연막, 제2도전막 및 제3절연막의 소정부분을 에칭으로 제거하여 컨트롤 게이트전극 및 그 상하의 절연층을 형성하는 공정과, 상기 컨트롤 게이트전극 및 그 상하의 절연층 측벽면에 사이드월 절연막을 형성하는 공정과, 상기 사이드월 절연막을 마스크로 하고, 상기 제1도전막을 에칭으로 제거하여 플로팅 게이트전극을 형성하는 공정과, 상기 플로팅 게이트전극의 측벽면에 터널링매체가 되는 터널링 절연막을 형성하는 공정과, 상기 터널링 절연막, 상기 사이드월 절연막 및 상기 컨트롤 게이트전극상이 절연층을 덮도록 제3도전막으로 이루어진 소거게이트전극을 형성하는 공정을 포함하고 있다는 점에 있다. 바람직하게는 상기 터널링 절연막은 상기 플로팅 게이트전극의 측벽면을 산화함으로써 형성된다.
본 발명자에 의한 연구 결과, 터널링 절연막을 종래와 같이 플로팅 게이트전극의 상부면의 일부까지 형성하지 않아도, 플로팅 게이트전극의 측벽면에만 형성함으로써, 플로팅 게이트전극에 축적된 전자를 용이하게 소거게이트전극에 터널링 방출시킬 수 있음이 발견되었다. 본 발명은 그 연구성과에 의거해서 이루어진 것으로, 상기와 같은 구조를 실현하는 제조방법은 종래와 같이 터널링영역을 2중사이드월구조를 이용하여 형성할 필요가 없이 단일한 사이드월구조로 터널영역을 형성시키기 때문에, 그 제어가 매우 용이해진다. 또, 종래와 같은 불순물을 첨가한 사이드월막을 사용할 필요가 없으므로, 입자발생으로 인한 수율의 악화나 신뢰성 저하가 일어나기 어렵다.
이하, 본 발명의 바람직한 실시형태에 대해 도면을 참조하면서 설명한다. 먼저, 제1도 및 제2도에 본 발명에 의한 반도체 기억장치의 평면도 및 단면도를 도시했다. 제2(a)도는 제1도의 A-A´ 단면도이며, 제2(b)도는 제1도의 B-B´ 단면도이다.
제2도에 도시한 바와 같이, P형 실리콘기판의 표면부에는 N형 확산층으로 이루어진 소스영역(2), 드레인영역(3) 및 산화실리콘막(8)(9)으로 이루어진 소자분리 절연막이 형성되어 있다. 소스영역(2)과 드레인영역(3)에 삽입된 채널영역상의 일부에 약 30nm의 산화실리콘막(4)으로 이루어진 게이트 절연막, 또 폴리실리콘막으로 이루어진 플로팅 게이트전극(5)이 형성되어 있다. 플로팅 게이트전극(5)상 및 플로팅 게이트전극영역 이외의 실리콘기판상에 약 30nm의 산화실리콘막으로 이루어진 층간절연막(6)이 형성되고, 그 위에 약 400nm의 폴리실리콘막으로 이루어진 컨트롤 게이트전극(7)이 형성되어 있다. 또, 플로팅 게이트전극(5)의 측벽면에만 약 35nm의 산화실리콘막으로 이루어진 터널링 절연막(11)이 형성되어 있다. 또, 약 400nm의 폴리실리콘막으로 이루어진 소거게이트전극(10)이 터널링 절연막(11), 산화실리콘막(12)(약 200nm) 및 산화실리콘막(13)(약 300nm)을 덮도록 형성되어 있다.
상기의 실시형태에서는 터널링 절연막이 산화실리콘막인 예를 나타냈으나, 그밖에 질화실리콘막, 산화실리콘막-질화실리콘막의 2층막, 산화실리콘막-질화실리콘막-산화실리콘막의 3층막, 옥시니트라이드막 및 고유전체막과 같이 터널링매체가 될 수 있는 절연막이라면 어떤 절연막을 사용하더라도 상관없다.
또, 상기 실시형태는 소스영역(2)과 드레인영역(3)에 삽입된 채널영역상의 일부에 게이트절연막 및 플로팅 게이트전극을 형성한 스플릿게이트구조인 경우의 예인데, 소스영역(2)과 드레인영역(3)에 삽입된 채널 전면에 게이트절연막 및 플로팅 게이트전극을 형성한 스택게이트구조에서도 마찬가지임은 물론이다.
제3도~제7도는 본 발명에 의한 제조방법의 바람직한 실시형태를 도시한 공정순서 단면도이다. 각 도면에서 (a)도는 제1도의 A-A´단면도, (b)도는 제1도의 B-B´단면도이다.
먼저, 제3(a)도, 제3(b)도에 도시한 바와 같이, P형실리콘기판(1)상에 공지의 선택적 확산기술에 의해 N형 확산층으로 이루어진 소스영역(2), 드레인영역(3)을 형성한다. 그후, TEOS(tetra-ethyl-orthosilicate)를 이용한 감압기상성장법에 의해 산화실리콘막(8)을 500nm의 두께로 형성한 후, 900℃의 열산화 분위기중에서 처리함으로서 치밀화를 행한다. 다음에 공지의 포토에칭기술에 의해 산화실리콘막(8)의 소정부분을 개공(開孔)한다. 그후, 전면에 약 200nm의 산화실리콘막(9)을 TEOS를 이용한 감압기상성장법으로 성장시키고, 계속해서 공지의 이방성 드라이에칭기술을 이용해서 상기 개공부의 측벽면에 산화실리콘막(9)으로 이루어진 사이드월절연막을 형성한다. 이 사이드월절연막으로 인해 산화실리콘막(8)으로 이루어진 소자분리 절연막의 양단부 단차가 매끄러워진다.
다음에, 제4(a)도, 제4(b)도에 도시한 바와 같이, 900℃의 열산화법에 의해 P형 실리콘기판(1)상의 표면을 산화시킴으로써 산화실리콘막(4)을 형성하고, 그 위에 감압기상성장법으로 폴리실리콘막(5)을 350nm의 두께로 전면에 형성한다. 이어서, 공지의 포토에칭기술로 폴리실리콘막(5) 및 산화실리콘막(4)의 소정부분을 선택적으로 에칭제거한다.
이어서, 전면에 TEOS를 이용한 감압기상성장법에 의해 산화실리콘막으로 이루어진 약 30nm의 층간절연막(6)을 형성하고, 900℃의 열처리로 치밀화를 행한다. 이어서, 공지의 감압기상성장법에 의해 약 400nm의 폴리실리콘막(7)을 형성하고, 또 그 위에 TEOS를 이용한 감압기상 성장법으로 약 300nm의 산화실리콘막(13)을 형성한다.
다음에, 제5(a)도, 제5(b)도에 도시한 바와 같이 공지의 포토에칭기술에 의해 컨트롤게이트전극이 되는 부분을 남기도록 산화실리콘막(13)을 에칭하고, 이 산화실리콘막을 마스크로 하여 폴리실리콘막(7)을 에칭하여 폴리실리콘막으로 이루어진 컨트롤게이트전극을 형성한다. 이어서, TEOS를 이용한 감압기상성장법에 의해 전면에 약 250nm의 산화실리콘막을 성장시키고, 계속해서 공지의 이방성 드라이에칭기술을 이용해서 컨트롤게이트전극(7) 및 그 위의 산화실리콘막(13)의 측벽면의 산화실리콘막(12)으로 이루어진 사이드월 절연막을 형성한다.
다음에, 제6(a)도, 제6(b)도에 도시한 바와 같이, 산화실리콘막(12)으로 이루어진 사이드월 절연막을 마스크로 하여 폴리실리콘막(5)을 에칭하고, 폴리실리콘막(5)으로 이루어진 플로팅 게이트전극을 형성한다. 이 때, 제6(b)도에 도시한 바와 같이 플로팅 게이트전극의 측벽면만이 노출된다.
이어서, 제7(a)도, 제7(b)도에 도시한 바와 같이, 플로팅게이트전극(5)의 측벽면 노출부에 900℃의 수증기 분위기중에서의 열산화처리를 가함으로써, 약 30nm의 폴리실리콘산화막으로 이루어진 터널링 절연막(11)을 형성한다. 다음에, 전면에 약 400nm의 폴리실리콘막을 공지의 감압기상성장법에 의해 형성하고, 공지의 포토에칭기술에 의해 선택적으로 에칭을 행하여 터널링 절연막(11)을 덮도록 폴리실리콘막으로 이루어진 소거게이트전극(10)을 형성한다.
또, 이후에 계속되는 금속배선공정, 보호막 형성공정 및 본딩패드 형성공정에 대해서는 주지의 공정이므로 도시 및 설명을 생략한다.
상기의 실시형태에 있어서, 터널링 절연막으로서 폴리실리콘막을 산화시켜 형성한 산화실리콘막을 이용했으나, 이를 대신하여 질화실리콘막 또는 그것을 구성요소로 하는 다층막(예를들면, 산화실리콘막-질화실리콘막의 2층막, 산화실리콘막-질화실리콘막-산화실리콘막의 3층막, 옥시니트라이드막 등)을 사용해도 된다.
또, 층간절연막(6)으로서 기상성장법으로 형성한 산화실리콘막을 이용했으나, 이를 대신하여 폴리실리콘막을 산화시켜 형성한 산화실리콘막, 질화실리콘막 및 이들을 조합한 다층막(예를들면, 산화실리콘막-질화실리콘막의 2층막, 산화실리콘막-질화실리콘막-산화실리콘막의 3층막, 옥시니트라이드막 등)을 사용해도 된다.
또한, 상기의 설명에서는 소스영역(2)과 드레인영역(3)에 삽입된 채널영역상의 일부에 게이트절연막 및 플로팅게이트전극을 형성한 스플릿게이트구조의 제조방법예를 나타냈으나, 소스영역(2)과 드레인영역(3)에 삽입된 채널영역상의 전면에 게이트절연막 및 플로팅 게이트전극을 형성한 스택 게이트구조에도 마찬가지로 본 발명을 적용할 수 있음은 물론이다.
이상 설명한 바와 같이, 본 발명의 신규한 구조를 가진 반도체 기억 장치 및 그 제조방법에 의하면, 터널링영역이 플로팅게이트전극의 측벽면에만 형성되기 때문에, 종래와 같이 2중사이드월구조를 이용해서 터널링영역을 형성할 필요가 없어서 제조시의 제어가 매우 용이해지므로 안정한 제조가 가능해진다. 또, 종래와 같이 불순물을 첨가한 사이드월막을 사용할 필요가 없으므로, 입자의 발생으로 인한 문제도 사라져서 수율의 악화나 신뢰성의 저하가 일어나기 힘들다.

Claims (3)

  1. 반도체 기판내에 형성된 소오스 영역 및 드레인 영역; 상기 반도체 기판상의 소정 영역에 형성된 제1절연막; 적어도 상기 제1절연막 상에 형성된 플로팅 게이트전극; 상기 플로팅 게이트 전극 상의 소정 영역에 제2절연막을 개입시켜 형성한 콘트롤 게이트 전극; 상기 플로팅 게이트 전극 상에서, 또한 상기 콘트롤 게이트 전극 및 상기 제2절연막의 양측 벽면에 걸쳐 형성된 사이드월 절연막; 상기 제2절연막에 접촉되지 않도록 상기 사이드월 절연막의 단부로부터 수직면으로 되어 있는 상기 플로팅 게이트 전극의 측벽면에만 형성된 터널링 매체가 되는 터널링 절연막; 및 적어도 상기 콘트롤 게이트 전극 및 상기 플로팅 게이트 전극의 일측면 상의 상기 사이드월 절연막과 상기 터널링 절연막을 덮을 수 있도록 형성된 소거 게이트 전극을 포함하는 반도체 기억 장치.
  2. 반도체 기판내에 소오스 영역 및 드레인 영역을 형성하는 단계; 상기 반도체 기판상에 소자 분리 절연막에 의하여 분리되는 활성 영역을 형성하는 단계; 상기 활성 영역상에 제1절연막을 형성하는 단계; 적어도 상기 제1절연막 상에 제1도전막, 제2절연막, 제2도전막 및 제3절연막을 차례로 적층하는 단계; 상기 제2절연막, 제2도전막 및 제3절연막의 소정 부분을 에칭하여 제거함으로써, 상기 제2도전막으로부터 콘트롤 게이트 전극을 형성하고, 그 상하에 상기 제2절연막으로부터 하부 절연층을, 그리고 제3절연막으로부터 상부 절연층을 형성하는 단계; 상기 콘트롤 게이트 전극, 및 그 상하의 상기 하부 절연층 및 상기 상부 절연층의 측벽면에 사이드월 절연막을 형성하는 단계; 상기 사이드월 절연막을 마스크로하여 상기 제1도전막을 에칭하고, 상기 제1도전막으로부터 플로팅 게이트 전극을 형성하는 단계; 상기 플로팅 게이트 전극의 외측면에만 터널링 매체가 되는 터널링 절연막을 형성하는 단계; 적어도 상기 콘트롤 게이트 전극 및 상기 플로팅 게이트 전극의 일측면 상의 상기 사이드월 절연막 및 상기 터널링 절연막을 덮을 수 있도록 제3도전막으로부터 소거 게이트 전극을 형성하는 단계를 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서, 상기 터널링 절연막이, 상기 플로팅 게이트 전극의 측벽면을 산화시킴으로써 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
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