JPS62125675A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62125675A JPS62125675A JP60265520A JP26552085A JPS62125675A JP S62125675 A JPS62125675 A JP S62125675A JP 60265520 A JP60265520 A JP 60265520A JP 26552085 A JP26552085 A JP 26552085A JP S62125675 A JPS62125675 A JP S62125675A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- oxide film
- interlayer insulating
- insulating film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特にＥＥＰＲＯＭの消
去／書込み特性を向上させるものである。
去／書込み特性を向上させるものである。
従来の電気消去型ＰＲＯＭ （ＥＥＰＲＯＭ）の構造を
第２図を参照して説明する。
第２図を参照して説明する。
第２図において、例えばｐ型シリコン基板１表面にはフ
ィールド酸化膜２が形成されており、このフィールド酸
化膜２上にはリンドープ多結晶シリコンからなる消去ゲ
ート３が形成されている。
ィールド酸化膜２が形成されており、このフィールド酸
化膜２上にはリンドープ多結晶シリコンからなる消去ゲ
ート３が形成されている。
この消去グー１−３表面には多結晶シリコンの酸化膜か
らなる層間絶縁膜４が形成されている。また、基板１上
にはゲート酸化膜５が形成され、このゲート酸化膜５上
にはリンドープ多結晶シリコンからなるフローティング
ゲート６が積層して形成されている。このフローティン
グゲート６の端部はフィールド酸化膜２上まで延長され
、更に前記消去ゲート３上に層間絶縁膜４を介して積層
されている。このフローティングゲート６表面には多結
晶シリコンの酸化膜からなる層間絶縁膜７が形成されて
いる。更に、前記フローティングゲート６及び消去ゲー
ト３上には層間絶縁膜７及び４を介してコントロールゲ
ート８が積層して形成されている。なお、フローテイン
グゲー１−６の両側の基板１表面には図示しないｎ＋型
ソース、ドレイン領域が形成されている。
らなる層間絶縁膜４が形成されている。また、基板１上
にはゲート酸化膜５が形成され、このゲート酸化膜５上
にはリンドープ多結晶シリコンからなるフローティング
ゲート６が積層して形成されている。このフローティン
グゲート６の端部はフィールド酸化膜２上まで延長され
、更に前記消去ゲート３上に層間絶縁膜４を介して積層
されている。このフローティングゲート６表面には多結
晶シリコンの酸化膜からなる層間絶縁膜７が形成されて
いる。更に、前記フローティングゲート６及び消去ゲー
ト３上には層間絶縁膜７及び４を介してコントロールゲ
ート８が積層して形成されている。なお、フローテイン
グゲー１−６の両側の基板１表面には図示しないｎ＋型
ソース、ドレイン領域が形成されている。
第２図図示のＥＥＰＲＯＭでは、消去ゲート３表面の層
間絶縁膜４の膜厚は消去／書込み特性によって決定され
る。すなわち、層間絶縁膜４の膜厚が厚いと、消去がし
にくくなるので、層間絶縁膜４の膜厚の上限は消去特性
から決定される。一方、層間絶縁膜４の膜厚が薄いと、
ゲート破壊が発生し、書込みを行なっても電子が消去ゲ
ート３へ逃げて出込みできないため、層間絶縁膜４の膜
厚の下限は書込み特性から決定される。
間絶縁膜４の膜厚は消去／書込み特性によって決定され
る。すなわち、層間絶縁膜４の膜厚が厚いと、消去がし
にくくなるので、層間絶縁膜４の膜厚の上限は消去特性
から決定される。一方、層間絶縁膜４の膜厚が薄いと、
ゲート破壊が発生し、書込みを行なっても電子が消去ゲ
ート３へ逃げて出込みできないため、層間絶縁膜４の膜
厚の下限は書込み特性から決定される。
どころが、第２図図示の従来のＥＥＰＲＯＭでは、層間
絶縁膜４は消去ゲーｌ〜３を構成するリンドープ多結晶
シリコンを酸化して形成されているので、膜厚のバラツ
キが大きく、設計マージンは非常に狭くなる。したがっ
て、従来は耐圧（書込み特性）のバラツキが大きくなっ
たり、消去特性の不良なものがある等の問題が生じてい
た。
絶縁膜４は消去ゲーｌ〜３を構成するリンドープ多結晶
シリコンを酸化して形成されているので、膜厚のバラツ
キが大きく、設計マージンは非常に狭くなる。したがっ
て、従来は耐圧（書込み特性）のバラツキが大きくなっ
たり、消去特性の不良なものがある等の問題が生じてい
た。
本発明は上記問題点を解消するためになされたものであ
り、消去／＠込み特性の向上した半導体記憶装置を提供
しようとするものである。
り、消去／＠込み特性の向上した半導体記憶装置を提供
しようとするものである。
本発明の半導体記憶装置は、消去ゲート表面に形成され
た、フローティングゲート（及びコントロールゲート）
との間の層間絶縁膜を酸化膜、窒化膜及び酸化膜からな
る３層構造としたことを特徴とするものである。
た、フローティングゲート（及びコントロールゲート）
との間の層間絶縁膜を酸化膜、窒化膜及び酸化膜からな
る３層構造としたことを特徴とするものである。
このような半導体記憶装置によれば、消去ゲート表面の
酸化膜は膜厚のバラツキがあってもその上に形成される
窒化膜及び酸化膜は膜厚の制御性がよいので、耐圧（書
込み特性）のバラツキをなくし、消去特性を制御するこ
とができる。
酸化膜は膜厚のバラツキがあってもその上に形成される
窒化膜及び酸化膜は膜厚の制御性がよいので、耐圧（書
込み特性）のバラツキをなくし、消去特性を制御するこ
とができる。
以下、本発明の実施例を第１図を参照して説明する。
第１図において、例えばｐ型シリコン基板１１表面には
フィールド酸化膜１２が形成されており、このフィール
ド酸化膜１２上にはリンドープ多結晶シリコンからなる
消去ゲート１３が形成されている。この消去ゲート１３
表面には多結晶シリコンの酸化膜１４、窒化膜１５及び
ＣＶＤ酸化膜１６からなる３層構造の層間絶縁膜１７が
形成されている。また、基板１１上にはゲート酸化膜１
８が形成され、このゲート酸化膜１８上にはリンドープ
多結晶シリコンからなるフローティングゲート１９が積
層して形成されている。このフローティングゲート１９
の端部はフィールド酸化膜１２上まで延長され、更に前
記消去ゲート１３上に層間絶縁膜１７を介して積層され
ている。このフローティングゲート１９表面には多結晶
シリコンの酸化膜からなる層間絶縁膜２０が形成されて
いる。更に、前記フローティングゲート１９及び消去ゲ
ート１３上には層間絶縁膜２０及び１７を介してコント
ロールゲート２１が積層して形成されている。なお、フ
ローティングゲート１９の両側の基板１１表面には図示
しないｎ＋型ソース、ドレイン領域が形成されている。
フィールド酸化膜１２が形成されており、このフィール
ド酸化膜１２上にはリンドープ多結晶シリコンからなる
消去ゲート１３が形成されている。この消去ゲート１３
表面には多結晶シリコンの酸化膜１４、窒化膜１５及び
ＣＶＤ酸化膜１６からなる３層構造の層間絶縁膜１７が
形成されている。また、基板１１上にはゲート酸化膜１
８が形成され、このゲート酸化膜１８上にはリンドープ
多結晶シリコンからなるフローティングゲート１９が積
層して形成されている。このフローティングゲート１９
の端部はフィールド酸化膜１２上まで延長され、更に前
記消去ゲート１３上に層間絶縁膜１７を介して積層され
ている。このフローティングゲート１９表面には多結晶
シリコンの酸化膜からなる層間絶縁膜２０が形成されて
いる。更に、前記フローティングゲート１９及び消去ゲ
ート１３上には層間絶縁膜２０及び１７を介してコント
ロールゲート２１が積層して形成されている。なお、フ
ローティングゲート１９の両側の基板１１表面には図示
しないｎ＋型ソース、ドレイン領域が形成されている。
このようなＥＥＰＲＯＭでは、消去ゲート１９表面の層
間絶縁［４１７は酸化膜１４、窒化膜１５及びＣＶＤ酸
化膜１６の３層構造となっているので、消去ゲート１３
を構成する多結晶シリコンを酸化して形成される酸化膜
１４に膜厚のバラツキがあってもその上に形成される窒
化膜１５及びＣＶＤ酸化膜１６は膜厚の制御性がよいの
で、耐圧（書込み特性）のバラツキをなくし、消去特性
を制御することができる。
間絶縁［４１７は酸化膜１４、窒化膜１５及びＣＶＤ酸
化膜１６の３層構造となっているので、消去ゲート１３
を構成する多結晶シリコンを酸化して形成される酸化膜
１４に膜厚のバラツキがあってもその上に形成される窒
化膜１５及びＣＶＤ酸化膜１６は膜厚の制御性がよいの
で、耐圧（書込み特性）のバラツキをなくし、消去特性
を制御することができる。
〔発明の効果〕
以上説明した如く本発明によれば、消去ゲート表面に層
間絶縁膜を酸化膜、窒化膜及び酸化膜からなる３層構造
とすることにより、消去／書込み特性の向上した半導体
記憶装置を提供できるものである。
間絶縁膜を酸化膜、窒化膜及び酸化膜からなる３層構造
とすることにより、消去／書込み特性の向上した半導体
記憶装置を提供できるものである。
第１図は本発明の実施例におけるＥＥＰＲＯＭの断面図
、第２図は従来のＥＥＰＲＯＭの断面図である。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・消去ゲート、１４・・・酸化膜、１５
・・・窒化膜、１６・・・ＣＶＤ酸化膜、１７・・・層
間絶縁膜、１８・・・ゲート酸化膜、１９・・・フロー
ディングゲ−１・、２０・・・層間絶縁膜、２１・・・
コントロールグー１〜。
、第２図は従来のＥＥＰＲＯＭの断面図である。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・消去ゲート、１４・・・酸化膜、１５
・・・窒化膜、１６・・・ＣＶＤ酸化膜、１７・・・層
間絶縁膜、１８・・・ゲート酸化膜、１９・・・フロー
ディングゲ−１・、２０・・・層間絶縁膜、２１・・・
コントロールグー１〜。
Claims (1)
- 第１導電型の半導体基板表面に形成されたフィールド絶
縁膜上に形成された消去ゲートと、該消去ゲート表面に
形成された層間絶縁膜と、基板上に形成されたゲート絶
縁膜上に積層され、かつフィールド絶縁膜上に延長され
て部分的に前記消去ゲート上に層間絶縁膜を介して積層
して形成されたフローティングゲートと、該フローティ
ングゲート表面に形成された層間絶縁膜と、前記フロー
ティングゲート及び消去ゲート上に層間絶縁膜を介して
積層されたコントロールゲートと、前記フローティング
ゲートの両側の基板表面に形成された第２導電型のソー
ス、ドレイン領域とを有する半導体記憶装置において、
前記消去ゲート表面の層間絶縁膜を酸化膜、窒化膜及び
酸化膜からなる３層構造としたことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265520A JPS62125675A (ja) | 1985-11-26 | 1985-11-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265520A JPS62125675A (ja) | 1985-11-26 | 1985-11-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125675A true JPS62125675A (ja) | 1987-06-06 |
Family
ID=17418282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60265520A Pending JPS62125675A (ja) | 1985-11-26 | 1985-11-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125675A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331189A (en) * | 1992-06-19 | 1994-07-19 | International Business Machines Corporation | Asymmetric multilayered dielectric material and a flash EEPROM using the same |
| US5838039A (en) * | 1995-07-14 | 1998-11-17 | Matsushita Electronics Corporation | Semiconductor memory having a tunneling region |
| KR100425438B1 (ko) * | 1997-05-16 | 2004-09-18 | 삼성전자주식회사 | 비휘발성 메모리 셀 제조방법 |
-
1985
- 1985-11-26 JP JP60265520A patent/JPS62125675A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331189A (en) * | 1992-06-19 | 1994-07-19 | International Business Machines Corporation | Asymmetric multilayered dielectric material and a flash EEPROM using the same |
| US5451535A (en) * | 1992-06-19 | 1995-09-19 | International Business Machines Corporation | Method for manufacturing a memory cell |
| US5838039A (en) * | 1995-07-14 | 1998-11-17 | Matsushita Electronics Corporation | Semiconductor memory having a tunneling region |
| KR100425438B1 (ko) * | 1997-05-16 | 2004-09-18 | 삼성전자주식회사 | 비휘발성 메모리 셀 제조방법 |
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