JP2729622B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP2729622B2 JP2729622B2 JP63021241A JP2124188A JP2729622B2 JP 2729622 B2 JP2729622 B2 JP 2729622B2 JP 63021241 A JP63021241 A JP 63021241A JP 2124188 A JP2124188 A JP 2124188A JP 2729622 B2 JP2729622 B2 JP 2729622B2
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- Japan
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- gate electrode
- insulating film
- floating gate
- diffusion layer
- silicon oxide
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、フローティングゲート型電界効果トランジ
スタからなる不揮発性メモリトランジスタと、そのメモ
リトランジスタを選択するための電界効果トランジスタ
から構成された半導体記憶装置に関するものである。
スタからなる不揮発性メモリトランジスタと、そのメモ
リトランジスタを選択するための電界効果トランジスタ
から構成された半導体記憶装置に関するものである。
（従来の技術） 従来、電気的に書き込み消去が可能な不揮発性メモリ
素子の一つとして、トンネリング注入により書き込み消
去を行うフローティングゲート型電界効果トランジスタ
からなる不揮発性メモリトランジスタが知られている。
このフローティングゲート型不揮発性メモリトランジス
タは、半導体基板側から薄い絶縁牧を介して電荷をトン
ネリング注入させ、絶縁膜上のフローティングゲート電
極に電荷を蓄積し、トランジスタのしきい値電圧を変化
させて情報を記憶させることを原理としている。
素子の一つとして、トンネリング注入により書き込み消
去を行うフローティングゲート型電界効果トランジスタ
からなる不揮発性メモリトランジスタが知られている。
このフローティングゲート型不揮発性メモリトランジス
タは、半導体基板側から薄い絶縁牧を介して電荷をトン
ネリング注入させ、絶縁膜上のフローティングゲート電
極に電荷を蓄積し、トランジスタのしきい値電圧を変化
させて情報を記憶させることを原理としている。
こうしたフローティングゲート型不揮発性メモリトラ
ンジスタをEEPROM（Electrically Erasable and Progra
mable ROM）などの半導体集積回路を用いる場合には、
通常不揮発性メモリトランジスタ以外に、そのメモリト
ランジスタを選択するための電界効果型トランジスタを
共存させる必要がある。したがって、従来の半導体記憶
装置のメモリセルは、第２図に示すような断面構造が用
いられている。同図において、１はＰ型シリコン基板、
2,3,4はＮ型拡散層、５は酸化シリコン膜、６′は第２
のポリシリコン膜からなる選択ゲート電極、７はトンネ
リング媒体となりうる薄い酸化シリコン膜、８は酸化シ
リコン膜、９は第１のポリシリコン膜よりなるフローテ
ィングゲート電極、10は酸化シリコン膜、11は第２のポ
リシリコン膜よりなるコントロールゲート電極であり、
12,13はＮ型拡散層である。
ンジスタをEEPROM（Electrically Erasable and Progra
mable ROM）などの半導体集積回路を用いる場合には、
通常不揮発性メモリトランジスタ以外に、そのメモリト
ランジスタを選択するための電界効果型トランジスタを
共存させる必要がある。したがって、従来の半導体記憶
装置のメモリセルは、第２図に示すような断面構造が用
いられている。同図において、１はＰ型シリコン基板、
2,3,4はＮ型拡散層、５は酸化シリコン膜、６′は第２
のポリシリコン膜からなる選択ゲート電極、７はトンネ
リング媒体となりうる薄い酸化シリコン膜、８は酸化シ
リコン膜、９は第１のポリシリコン膜よりなるフローテ
ィングゲート電極、10は酸化シリコン膜、11は第２のポ
リシリコン膜よりなるコントロールゲート電極であり、
12,13はＮ型拡散層である。
（発明が解決しようする課題） 上記、従来のメモリセル構造においては、フローティ
ングゲート電極９が第１のポリシリコン膜、コントロー
ルゲート電極11および選択ゲート電極６′が第２のポリ
シリコン膜より構成されているため、コントロールゲー
ト電極11および選択ゲート電極６をマスクとして自己整
合的に形成したＮ型拡散層2,3,4以外に、フローティン
グゲート電極９以下のトンネリング領域となるＮ型拡散
層12およびメモリトランジスタのチャネル長を決定する
ためのＮ型拡散層12,13を設ける必要がある。したがっ
て、第２図に示すような従来のメモリセル構造では、製
造工程が複雑になり、さらにＮ型拡散層12,13とフロー
ティングゲート電極９とのオーバーラップマージン,N型
拡散層２と選択ゲート電極６′とのセパレーションマー
ジンを考慮する必要があり、高集積化しにくい構造にな
っていた。また、第２図に示すようなフローティングゲ
ート構造のメモリセルは、その高性能化（高速化，低電
圧書き換えなど）のために、酸化シリコン膜10の膜厚を
できるだけ薄くし、酸化シリコン膜８の膜厚を厚くする
必要であるが、従来のメモリセル構造ではコントロール
ゲート電極11と選択ゲート電極６′を同一のポリシリコ
ン膜で形成するため、選択ゲート電極６′下の酸化シリ
コン膜５とコントロールゲート電極11下の酸化シリコン
膜10は通常同時に形成され、酸化シリコン膜10の膜厚を
薄くしようとすると酸化シリコン膜５の膜厚も同時に薄
くなってしまう。選択ゲート電極下のゲート絶縁膜であ
る酸化シリコン膜５の膜厚を薄くすると、情報書き込み
時に選択ゲートを0V、Ｎ型拡散層２に20〜25Vの高電圧
を印加する場合において、ゲート電極−Ｎ型拡散層間の
電界がＮ型拡散層−基板間の電界に大きく影響を与え、
Ｎ型拡散層近傍のチャネル領域で電界集中が起こり、Ｎ
型拡散層−基板間のブレークダウンを生じたり、その領
域上の酸化シリコン膜部分が破壊しやすい欠点があり、
回路設計上の一つの障害となっていた。
ングゲート電極９が第１のポリシリコン膜、コントロー
ルゲート電極11および選択ゲート電極６′が第２のポリ
シリコン膜より構成されているため、コントロールゲー
ト電極11および選択ゲート電極６をマスクとして自己整
合的に形成したＮ型拡散層2,3,4以外に、フローティン
グゲート電極９以下のトンネリング領域となるＮ型拡散
層12およびメモリトランジスタのチャネル長を決定する
ためのＮ型拡散層12,13を設ける必要がある。したがっ
て、第２図に示すような従来のメモリセル構造では、製
造工程が複雑になり、さらにＮ型拡散層12,13とフロー
ティングゲート電極９とのオーバーラップマージン,N型
拡散層２と選択ゲート電極６′とのセパレーションマー
ジンを考慮する必要があり、高集積化しにくい構造にな
っていた。また、第２図に示すようなフローティングゲ
ート構造のメモリセルは、その高性能化（高速化，低電
圧書き換えなど）のために、酸化シリコン膜10の膜厚を
できるだけ薄くし、酸化シリコン膜８の膜厚を厚くする
必要であるが、従来のメモリセル構造ではコントロール
ゲート電極11と選択ゲート電極６′を同一のポリシリコ
ン膜で形成するため、選択ゲート電極６′下の酸化シリ
コン膜５とコントロールゲート電極11下の酸化シリコン
膜10は通常同時に形成され、酸化シリコン膜10の膜厚を
薄くしようとすると酸化シリコン膜５の膜厚も同時に薄
くなってしまう。選択ゲート電極下のゲート絶縁膜であ
る酸化シリコン膜５の膜厚を薄くすると、情報書き込み
時に選択ゲートを0V、Ｎ型拡散層２に20〜25Vの高電圧
を印加する場合において、ゲート電極−Ｎ型拡散層間の
電界がＮ型拡散層−基板間の電界に大きく影響を与え、
Ｎ型拡散層近傍のチャネル領域で電界集中が起こり、Ｎ
型拡散層−基板間のブレークダウンを生じたり、その領
域上の酸化シリコン膜部分が破壊しやすい欠点があり、
回路設計上の一つの障害となっていた。
本発明の目的は、従来の欠点を解消し、フローティン
グゲート型不揮発性メモリトランジスタと、そのメモリ
トランジスタを選択する電界効果トランジスタから構成
されるメモリセル構造において、その製造工程の簡略化
ができると同時に、セル面積の大幅に縮少をはかること
のできる半導体記憶装置の製造方法を提供することであ
る。
グゲート型不揮発性メモリトランジスタと、そのメモリ
トランジスタを選択する電界効果トランジスタから構成
されるメモリセル構造において、その製造工程の簡略化
ができると同時に、セル面積の大幅に縮少をはかること
のできる半導体記憶装置の製造方法を提供することであ
る。
（課題を解決するための手段） 本発明の半導体記憶装置の製造方法は、一導電型半導
体基板の表面領域に互いに離れて設けられた基板と反対
導電型の第1,第２および第３の拡散層を備え、第１と第
２の拡散層に挾まれた第１のチャネル領域上に第１のゲ
ート絶縁膜を備え、その第１のゲート絶縁膜上に選択ゲ
ート電極を備え、第２の拡散層表面上の所定の部分にト
ンネリング媒体となりうる絶縁膜を備え、第2,第３の拡
散層に挾まれた第２のチャネル領域上に第２のゲート絶
縁膜を備え、トンネリング絶縁膜および第２のゲート絶
縁膜の両絶縁膜上にフローティングゲート電極を備え、
このフローティングゲート電極上に絶縁膜を介してコン
トロールゲート電極を備えた半導体記憶装置を製造する
方法において、前記トンネリング絶縁膜を、前記フロー
ティングゲート電極の端から離れた内部に位置するよう
に形成し、さらに前記第1,第２および第３の拡散層を、
前記選択ゲート電極およびフローティングゲート電極を
マスクとして自己整合的に形成し、自己整合的に形成さ
れた前記第２の拡散層を前記トンネリング絶縁膜下を越
えるまで達せしめ、その後、前記コントロールゲート電
極を前記フローティングゲート電極を覆うように形成し
たものである。
体基板の表面領域に互いに離れて設けられた基板と反対
導電型の第1,第２および第３の拡散層を備え、第１と第
２の拡散層に挾まれた第１のチャネル領域上に第１のゲ
ート絶縁膜を備え、その第１のゲート絶縁膜上に選択ゲ
ート電極を備え、第２の拡散層表面上の所定の部分にト
ンネリング媒体となりうる絶縁膜を備え、第2,第３の拡
散層に挾まれた第２のチャネル領域上に第２のゲート絶
縁膜を備え、トンネリング絶縁膜および第２のゲート絶
縁膜の両絶縁膜上にフローティングゲート電極を備え、
このフローティングゲート電極上に絶縁膜を介してコン
トロールゲート電極を備えた半導体記憶装置を製造する
方法において、前記トンネリング絶縁膜を、前記フロー
ティングゲート電極の端から離れた内部に位置するよう
に形成し、さらに前記第1,第２および第３の拡散層を、
前記選択ゲート電極およびフローティングゲート電極を
マスクとして自己整合的に形成し、自己整合的に形成さ
れた前記第２の拡散層を前記トンネリング絶縁膜下を越
えるまで達せしめ、その後、前記コントロールゲート電
極を前記フローティングゲート電極を覆うように形成し
たものである。
（作 用） 本発明のメモリセル構造によれば、第２図に示したよ
うなメモリトランジスタのチャネル長の決定およびトン
ネリング領域の拡散層のために設けられたＮ型拡散層を
設ける必要がなくなり、製造工程の簡略化ができると同
時に、メモリトランジスタのチャネル長の決定およびト
ンネリング領域の拡散層を自己整合的に決定できるた
め、メモリセル面積の大幅な縮少が可能となる。
うなメモリトランジスタのチャネル長の決定およびトン
ネリング領域の拡散層のために設けられたＮ型拡散層を
設ける必要がなくなり、製造工程の簡略化ができると同
時に、メモリトランジスタのチャネル長の決定およびト
ンネリング領域の拡散層を自己整合的に決定できるた
め、メモリセル面積の大幅な縮少が可能となる。
（実施例） 本発明の一実施例を第１図に基づいて説明する。第１
図は、本発明の半導体記憶装置の製造方法によるメモリ
セルの断面図である。同図において、第２図に示した従
来例と同じ部分については同一符号を付し、その説明を
省略する。
図は、本発明の半導体記憶装置の製造方法によるメモリ
セルの断面図である。同図において、第２図に示した従
来例と同じ部分については同一符号を付し、その説明を
省略する。
第１図において、メモリセル選択用MOSトランジスタ
のゲート絶縁膜となる酸化シリコン膜５およびメモリト
ランジスタのゲート絶縁膜となる酸化シリコン膜８を同
時に、通常の熱酸化法により約700Å形成し、次に、酸
化シリコン膜の所定の部分だけをフォトエッチング技術
で開孔する。そののち、この開孔部分にトンネリング媒
体となりうる薄い酸化シリコン層７を、シリコン基板１
の酸化により形成する。トンネリング効果を有効に利用
するには、酸化シリコン層７の厚さは50〜150Å程度薄
くする必要があり、本実施例では100Åとした。
のゲート絶縁膜となる酸化シリコン膜５およびメモリト
ランジスタのゲート絶縁膜となる酸化シリコン膜８を同
時に、通常の熱酸化法により約700Å形成し、次に、酸
化シリコン膜の所定の部分だけをフォトエッチング技術
で開孔する。そののち、この開孔部分にトンネリング媒
体となりうる薄い酸化シリコン層７を、シリコン基板１
の酸化により形成する。トンネリング効果を有効に利用
するには、酸化シリコン層７の厚さは50〜150Å程度薄
くする必要があり、本実施例では100Åとした。
次に、酸化シリコン膜5,7,8上に燐をドープした（３
×1020cm-3程度）第１のポリシリコン膜からなる選択ゲ
ート電極6,フローティングゲート電極９を形成させる。
本実施例では、第１のポリシリコン膜の膜厚は5000Åと
した。
×1020cm-3程度）第１のポリシリコン膜からなる選択ゲ
ート電極6,フローティングゲート電極９を形成させる。
本実施例では、第１のポリシリコン膜の膜厚は5000Åと
した。
次に、選択ゲート電極６およびフローティングゲート
電極９をマスクとした自己整合技術により燐イオンを打
ち込み（50KeV,1×1015cm-2）、Ｎ型拡散層2,3,4を形成
し、そののち、Ｎ型拡散層３の表面領域の一部がトンネ
リング酸化シリコン膜７の下まで達するまで熱処理を行
う。本実施例では、1000℃窒素雰囲気中で熱処理を行っ
た。
電極９をマスクとした自己整合技術により燐イオンを打
ち込み（50KeV,1×1015cm-2）、Ｎ型拡散層2,3,4を形成
し、そののち、Ｎ型拡散層３の表面領域の一部がトンネ
リング酸化シリコン膜７の下まで達するまで熱処理を行
う。本実施例では、1000℃窒素雰囲気中で熱処理を行っ
た。
次に、通常の熱酸化法により、酸化シリコン膜10をフ
ローティングゲート電極９上で約500Åとなるように形
成する。そののち、燐をドープした（約３×1020cm-3）
第２のポリシリコン膜を気相成長法により約4000Å形成
させ、次に、フォトエッチング技術により第２のポリシ
リコン膜からなるコントロールゲート電極11を形成し、
半導体記憶装置を作製する。
ローティングゲート電極９上で約500Åとなるように形
成する。そののち、燐をドープした（約３×1020cm-3）
第２のポリシリコン膜を気相成長法により約4000Å形成
させ、次に、フォトエッチング技術により第２のポリシ
リコン膜からなるコントロールゲート電極11を形成し、
半導体記憶装置を作製する。
（発明の効果） 本発明によれば、フローティングゲート型の不揮発性
メモリトランジスタのチャネル長の決定およびトンネリ
ング領域の拡散層を自己整合的に決定できるため、製造
工程の簡略化と同時にメモリセル面積の大幅な縮小を図
ることができる。
メモリトランジスタのチャネル長の決定およびトンネリ
ング領域の拡散層を自己整合的に決定できるため、製造
工程の簡略化と同時にメモリセル面積の大幅な縮小を図
ることができる。
第１図は本発明の一実施例における半導体集積回路の製
造方法を説明する構造断面図、第２図は従来のフローテ
ィングゲート型不揮発性メモリセルの構造断面図であ
る。 １……Ｐ型シリコン基板、2,3,4……Ｎ型拡散層、５…
…酸化シリコン膜、６……第１ポリシリコン膜よりなる
選択ゲート電極、７……トンネリング媒体となりうる薄
い酸化シリコン膜、8,10……酸化シリコン膜、９……第
１ポリシリコン膜よりなるフローティングゲート電極、
11……第２ポリシリコン膜よりなるコントロールゲート
電極。
造方法を説明する構造断面図、第２図は従来のフローテ
ィングゲート型不揮発性メモリセルの構造断面図であ
る。 １……Ｐ型シリコン基板、2,3,4……Ｎ型拡散層、５…
…酸化シリコン膜、６……第１ポリシリコン膜よりなる
選択ゲート電極、７……トンネリング媒体となりうる薄
い酸化シリコン膜、8,10……酸化シリコン膜、９……第
１ポリシリコン膜よりなるフローティングゲート電極、
11……第２ポリシリコン膜よりなるコントロールゲート
電極。
フロントページの続き (72)発明者 畠山 伸一 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 池田 信行 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (56)参考文献 特開 昭62−113478（ＪＰ，Ａ) 特開 昭61−61470（ＪＰ，Ａ) 特開 昭63−43377（ＪＰ，Ａ) 特開 昭57−114282（ＪＰ，Ａ)
Claims (1)
- 【請求項１】一導電型半導体基板の表面領域に互いに離
れて設けられた、前記一導電型半導体基板と反対導電型
の第1,第２および第３の拡散層を備え、前記第１と第２
の拡散層に挾まれた第１のチャネル領域上に第１のゲー
ト絶縁膜を備え、この第１のゲート絶縁膜上に選択ゲー
ト電極を備え、前記第２の拡散層表面上の所定の部分に
トンネリング媒体となりうる絶縁膜を備え、前記第2,第
３の拡散層に挾まれた第２のチャネル領域上に第２のゲ
ート絶縁膜を備え、前記トンネリング絶縁膜および第２
のゲート絶縁膜の両絶縁膜上にフローティングゲート電
極を備え、このフローティングゲート電極上に絶縁膜を
介してコントロールゲート電極を備えた半導体記憶装置
を製造する方法において、 前記トンネリング絶縁膜を、前記フローティングゲート
電極の端から離れた内部に位置するように形成し、さら
に前記第1,第２および第３の拡散層を、前記選択ゲート
電極およびフローティングゲート電極をマスクとして自
己整合的に形成し、自己整合的に形成された前記第２の
拡散層を前記トンネリング絶縁膜下を越えるまで達せし
め、その後、前記コントロールゲート電極を前記フロー
ティングゲート電極を覆うように形成したことを特徴と
する半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021241A JP2729622B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021241A JP2729622B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01196876A JPH01196876A (ja) | 1989-08-08 |
| JP2729622B2 true JP2729622B2 (ja) | 1998-03-18 |
Family
ID=12049556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021241A Expired - Lifetime JP2729622B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2729622B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161470A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62113478A (ja) * | 1985-11-13 | 1987-05-25 | Toshiba Corp | 不揮発性半導体メモリ |
-
1988
- 1988-02-02 JP JP63021241A patent/JP2729622B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01196876A (ja) | 1989-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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