JPS58121681A - 不揮発性半導体記憶素子 - Google Patents
不揮発性半導体記憶素子Info
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- JPS58121681A JPS58121681A JP57003586A JP358682A JPS58121681A JP S58121681 A JPS58121681 A JP S58121681A JP 57003586 A JP57003586 A JP 57003586A JP 358682 A JP358682 A JP 358682A JP S58121681 A JPS58121681 A JP S58121681A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、制御電極と浮遊ゲートを有する不揮発性半
導体記憶素子の改良に関するものである。
導体記憶素子の改良に関するものである。
従来この種の装置として第１図に示すものがあった。第
１図（ａ）はその平面図、第１図（ｂ）は第１図（ａＪ
の■Ｂ−■Ｂ線での断面図である。図において、（１）
はシリコン基板、（２）はこのシリコン基板（１）上に
寄生チャネルを防止する目的で設けられた比較的厚いフ
ィールド酸化シリコン膜、（３）はシリコン基板（１）
上に生成された比較的薄い第１ゲート酸化シリコン膜、
（４）はこの第１ゲート酸化シリコン膜（３）上及びフ
ィールド酸化シリコン膜（２）の一部の上にわたって形
成され浮遊ゲートとなる第１多結晶シリコン膜、（５）
は第１多結晶シリコン膜（４）の上に形成され後述の第
２多結晶シリコン膜との間の層間絶縁膜となる比較的薄
い第２ゲート酸化シリコン膜、（６）はこの第２ゲート
酸化シリコン膜（５）上及びフィールド酸化シリコン膜
（２）の一部の上にわたって設けられ制御電極となる第
２多結晶シリコン膜である。
１図（ａ）はその平面図、第１図（ｂ）は第１図（ａＪ
の■Ｂ−■Ｂ線での断面図である。図において、（１）
はシリコン基板、（２）はこのシリコン基板（１）上に
寄生チャネルを防止する目的で設けられた比較的厚いフ
ィールド酸化シリコン膜、（３）はシリコン基板（１）
上に生成された比較的薄い第１ゲート酸化シリコン膜、
（４）はこの第１ゲート酸化シリコン膜（３）上及びフ
ィールド酸化シリコン膜（２）の一部の上にわたって形
成され浮遊ゲートとなる第１多結晶シリコン膜、（５）
は第１多結晶シリコン膜（４）の上に形成され後述の第
２多結晶シリコン膜との間の層間絶縁膜となる比較的薄
い第２ゲート酸化シリコン膜、（６）はこの第２ゲート
酸化シリコン膜（５）上及びフィールド酸化シリコン膜
（２）の一部の上にわたって設けられ制御電極となる第
２多結晶シリコン膜である。
次に動作について説明する。制御電極と浮遊ゲートとを
有する電界効果トランジスタ構造の不揮発性記憶素子は
、データの書き込みとして制御電極である第２多結晶シ
リコン膜（６）と、ドレイン（図示省略）とに同時に比
較的高い電圧を印加することによシチャネル部で７バ２
ンシエを起こしホットエレクトロンを発生させ、このホ
ントエレクトロンを絶縁膜中に浮遊している第１多結晶
シリコン膜（４）に蓄える。このホットエレクトロンヲ
浮遊ゲートである第１多結晶シリコン膜（４）に蓄えた
状態で制御電極である第２多結晶シリコン膜（６）から
見た電界効果トランジスタのしきい値電圧は、浮遊ゲー
トである第１多結晶シリコン膜（４）にホットエレクト
ロンを蓄えない状態で制御電極である第２多結晶シリコ
ン膜（６）から見た電界効果トランジスタのしきい値電
圧に比べて大きく変化する。
有する電界効果トランジスタ構造の不揮発性記憶素子は
、データの書き込みとして制御電極である第２多結晶シ
リコン膜（６）と、ドレイン（図示省略）とに同時に比
較的高い電圧を印加することによシチャネル部で７バ２
ンシエを起こしホットエレクトロンを発生させ、このホ
ントエレクトロンを絶縁膜中に浮遊している第１多結晶
シリコン膜（４）に蓄える。このホットエレクトロンヲ
浮遊ゲートである第１多結晶シリコン膜（４）に蓄えた
状態で制御電極である第２多結晶シリコン膜（６）から
見た電界効果トランジスタのしきい値電圧は、浮遊ゲー
トである第１多結晶シリコン膜（４）にホットエレクト
ロンを蓄えない状態で制御電極である第２多結晶シリコ
ン膜（６）から見た電界効果トランジスタのしきい値電
圧に比べて大きく変化する。
この二種類のしきい値電圧の状態を２進情報に対応させ
てデータを記憶する。記憶データを読み出す時は、制御
電極である第２多結晶シリコン膜（６）にある電圧を印
加することにより行なわれるため、層間絶縁膜として形
成されている比較的薄い第２ゲート酸化シリコン膜（５
）に微小なリークかめると浮遊ゲートでおる第１多結晶
シリコン膜（４）に蓄えられているホットエレクトロン
が、制御電極でおる第２多結晶シリコン膜（６）に印加
される電圧により引き抜かれ、浮遊ゲートである第１多
結晶シリコン膜（４〕にホットエレクトロンを蓄えない
状態になシデータが反転する。この層間絶縁膜である第
２ゲート酸化シリコン膜（５）のリークを防ぐ目的でこ
の第２ゲート酸化シリコン膜（５）を厚くすると、制御
電極である第２多結晶シリコン膜（６）から見た電界効
果トランジスタのコンダクタンス定数を悪化させる。そ
して、層間絶縁膜である第２ゲート酸化シリコン膜（５
）のリークは主に浮遊ゲートとなる第１多結晶シリコン
膜（４）のエツジ部分で発生する。すなわち、浮遊ゲー
トとなる第１多結晶シリコン膜（４）を選択エツチング
で形成する際に発生するこの第１多結晶シリコン膜（４
〕のエツジ（図示Ａ部）のギザギザによシミ界集中が起
こクリークが発生し易くなるなどの欠点がめった。
てデータを記憶する。記憶データを読み出す時は、制御
電極である第２多結晶シリコン膜（６）にある電圧を印
加することにより行なわれるため、層間絶縁膜として形
成されている比較的薄い第２ゲート酸化シリコン膜（５
）に微小なリークかめると浮遊ゲートでおる第１多結晶
シリコン膜（４）に蓄えられているホットエレクトロン
が、制御電極でおる第２多結晶シリコン膜（６）に印加
される電圧により引き抜かれ、浮遊ゲートである第１多
結晶シリコン膜（４〕にホットエレクトロンを蓄えない
状態になシデータが反転する。この層間絶縁膜である第
２ゲート酸化シリコン膜（５）のリークを防ぐ目的でこ
の第２ゲート酸化シリコン膜（５）を厚くすると、制御
電極である第２多結晶シリコン膜（６）から見た電界効
果トランジスタのコンダクタンス定数を悪化させる。そ
して、層間絶縁膜である第２ゲート酸化シリコン膜（５
）のリークは主に浮遊ゲートとなる第１多結晶シリコン
膜（４）のエツジ部分で発生する。すなわち、浮遊ゲー
トとなる第１多結晶シリコン膜（４）を選択エツチング
で形成する際に発生するこの第１多結晶シリコン膜（４
〕のエツジ（図示Ａ部）のギザギザによシミ界集中が起
こクリークが発生し易くなるなどの欠点がめった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、浮遊ゲートとなる第１多結晶シリ
コン膜のエツジ部分のみ層間絶縁膜を厚くすることによ
シ、記憶保持が良く、かつコンダクタンス定波の小さな
不揮発性モス形半導体記憶素子を提供することを目的と
している。
めになされたもので、浮遊ゲートとなる第１多結晶シリ
コン膜のエツジ部分のみ層間絶縁膜を厚くすることによ
シ、記憶保持が良く、かつコンダクタンス定波の小さな
不揮発性モス形半導体記憶素子を提供することを目的と
している。
以下、この発明の一実施例の構成をその製造工程を説明
することによって明確にする。第２図（＆）〜（ｃ）は
この発明の一実施例の製造工程主要段階における状態を
示す断面図である。まず、第２図（ａ）に示すように従
来技術と同様に、シリコン基板（１）上に寄生チャネル
を防止する目的で比較的厚い酸化シリコン膜（２）を形
成した後、比較的薄い第１ゲート酸化シリコン膜（３）
を生成する。次に浮遊ゲートとなる第１多結晶シリコン
膜（４）を生成し写真製版技術を用いた選択エツチング
で所定のパターンに形成する。次に第２図（ｂ）に示す
如く浮遊ゲートとなる第１多結晶シリコン膜（４ン上に
酸化シリコン膜（７）を生成し、写真製版技術を用いて
前記第２図（ａ）にて形成された浮遊ゲートとなる第１
多結晶シリコン膜（４）のエツジＡ部分の少なくとも、
最終的に制御電極となる第２多結晶シリコン膜（６）で
おおわれる部分をカバーするように酸化シリコン膜（７
）を選択エツチングで成形する。この際、浮遊ゲートと
なる第１多結晶シリコン膜（４）のパターンと醸化シリ
コン膜（７）のパターンとはマスク合せずれ余裕分を取
るため、酸化シリコン膜（７）は浮遊ゲートとなる第１
多結晶シリコン膜（４）の上の一部にかさなるようにす
る。次に、第２図（Ｑ）に示すように１層間絶縁膜とな
る第２ゲート酸化シリコン属（５）及び制御電極となる
第２多結晶シ替コン膜（６）を形成してこの実施例素子
は完成する。
することによって明確にする。第２図（＆）〜（ｃ）は
この発明の一実施例の製造工程主要段階における状態を
示す断面図である。まず、第２図（ａ）に示すように従
来技術と同様に、シリコン基板（１）上に寄生チャネル
を防止する目的で比較的厚い酸化シリコン膜（２）を形
成した後、比較的薄い第１ゲート酸化シリコン膜（３）
を生成する。次に浮遊ゲートとなる第１多結晶シリコン
膜（４）を生成し写真製版技術を用いた選択エツチング
で所定のパターンに形成する。次に第２図（ｂ）に示す
如く浮遊ゲートとなる第１多結晶シリコン膜（４ン上に
酸化シリコン膜（７）を生成し、写真製版技術を用いて
前記第２図（ａ）にて形成された浮遊ゲートとなる第１
多結晶シリコン膜（４）のエツジＡ部分の少なくとも、
最終的に制御電極となる第２多結晶シリコン膜（６）で
おおわれる部分をカバーするように酸化シリコン膜（７
）を選択エツチングで成形する。この際、浮遊ゲートと
なる第１多結晶シリコン膜（４）のパターンと醸化シリ
コン膜（７）のパターンとはマスク合せずれ余裕分を取
るため、酸化シリコン膜（７）は浮遊ゲートとなる第１
多結晶シリコン膜（４）の上の一部にかさなるようにす
る。次に、第２図（Ｑ）に示すように１層間絶縁膜とな
る第２ゲート酸化シリコン属（５）及び制御電極となる
第２多結晶シ替コン膜（６）を形成してこの実施例素子
は完成する。
以上のように形成され九制御電極と浮遊ゲートとを有す
る電界効果トランジスタ構造の不揮発性記憶素子では、
制御電極でおる第２多結晶シリコン膜（６）でおおわれ
る第１多結晶シリコン膜（４）のエツジ部分に酸化シリ
コン膜（７）を形成したので、その部分の層間絶縁膜を
通常層間絶縁膜として形成される第２ゲート酸化シリコ
ン膜（５）より厚く形成することができる。制御電極と
浮遊ゲートを有する電界効果トランジスタの制御電極か
ら見たコンダクタンス定数には、層間絶縁膜となる二種
類の酸化シリコン膜（５）および（７）が共に寄与する
が、制御電極である第２多結晶シリコン膜（６）でおお
われる第１多結晶シリコン膜（４）のエツジ部分の層間
絶縁膜として形成された酸化シリコン膜（７）の面積は
、浮遊ゲートとなる第１多結晶シリコン膜（４）の面積
の半分程度以下となるため、通常層間絶縁膜として形成
される第２ゲート酸化シリコン膜（５）を比較的薄く形
成することによシニ層電極を有する不揮発性モス形＆幹
→・のコンダクタンス定数を小さくすることが可能とな
る。
る電界効果トランジスタ構造の不揮発性記憶素子では、
制御電極でおる第２多結晶シリコン膜（６）でおおわれ
る第１多結晶シリコン膜（４）のエツジ部分に酸化シリ
コン膜（７）を形成したので、その部分の層間絶縁膜を
通常層間絶縁膜として形成される第２ゲート酸化シリコ
ン膜（５）より厚く形成することができる。制御電極と
浮遊ゲートを有する電界効果トランジスタの制御電極か
ら見たコンダクタンス定数には、層間絶縁膜となる二種
類の酸化シリコン膜（５）および（７）が共に寄与する
が、制御電極である第２多結晶シリコン膜（６）でおお
われる第１多結晶シリコン膜（４）のエツジ部分の層間
絶縁膜として形成された酸化シリコン膜（７）の面積は
、浮遊ゲートとなる第１多結晶シリコン膜（４）の面積
の半分程度以下となるため、通常層間絶縁膜として形成
される第２ゲート酸化シリコン膜（５）を比較的薄く形
成することによシニ層電極を有する不揮発性モス形＆幹
→・のコンダクタンス定数を小さくすることが可能とな
る。
以上のようにこの発明によれば、制御電極となる第２多
結晶シリコン膜（６）におおわれた浮遊ゲートとなる第
１多結晶シリコン膜（４）のエツジの部分のみ通常の眉
間絶縁膜（５）よシ比較的厚く眉間絶縁膜を形成するこ
とにより記憶保持が良く、かつコンダクタンス定数の小
さな制御電極と浮遊ゲートを有する電界効果トランジス
タ構造の不揮発性記憶素子が得られる。
結晶シリコン膜（６）におおわれた浮遊ゲートとなる第
１多結晶シリコン膜（４）のエツジの部分のみ通常の眉
間絶縁膜（５）よシ比較的厚く眉間絶縁膜を形成するこ
とにより記憶保持が良く、かつコンダクタンス定数の小
さな制御電極と浮遊ゲートを有する電界効果トランジス
タ構造の不揮発性記憶素子が得られる。
第１図は従来の不揮発性記憶素子の構造を示し、第１図
（ａ）はその平面図、ｆｓ１図（ｂ）は第１図（＆）の
１Ｂ−ＩＢＩ！ｉｉでの断面図で委る。８２図（ａ）〜
（０）はこの亀明の一実施例の構造を説明するためにそ
の員造工程主要段階における状態を示す断面図である０
図において、（１）はシリコン基板（牛導体基体）、（
４）は浮遊ゲート、（５）は眉間絶縁膜、（６）は制御
電極、Ａは浮遊ゲート（４）の端部である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図 ６ 第２図
（ａ）はその平面図、ｆｓ１図（ｂ）は第１図（＆）の
１Ｂ−ＩＢＩ！ｉｉでの断面図で委る。８２図（ａ）〜
（０）はこの亀明の一実施例の構造を説明するためにそ
の員造工程主要段階における状態を示す断面図である０
図において、（１）はシリコン基板（牛導体基体）、（
４）は浮遊ゲート、（５）は眉間絶縁膜、（６）は制御
電極、Ａは浮遊ゲート（４）の端部である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図 ６ 第２図
Claims (1)
- （１）半導体基体上の絶縁物内に埋め込んで形成された
浮遊ゲートとこの浮遊ゲートの上に層間絶縁膜を介して
対向し上記浮遊ゲートの端部をつつみ込むように形成さ
れた制御電極とを備えた２層ゲートの電界効果トランジ
スタ構造を有するものにおいて、上記浮遊ゲートの上記
端部と上記制御電極との間の部分の絶縁膜厚を他の部分
の上記層間絶縁膜の膜厚より大きくなるようにしたこと
を特徴とする不揮発性半導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003586A JPS58121681A (ja) | 1982-01-12 | 1982-01-12 | 不揮発性半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003586A JPS58121681A (ja) | 1982-01-12 | 1982-01-12 | 不揮発性半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121681A true JPS58121681A (ja) | 1983-07-20 |
Family
ID=11561555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003586A Pending JPS58121681A (ja) | 1982-01-12 | 1982-01-12 | 不揮発性半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6119176A (ja) * | 1984-07-06 | 1986-01-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01241177A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
-
1982
- 1982-01-12 JP JP57003586A patent/JPS58121681A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6119176A (ja) * | 1984-07-06 | 1986-01-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01241177A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
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