JPS62179769A - 半導体不揮発性メモリ及びその製造方法 - Google Patents
半導体不揮発性メモリ及びその製造方法Info
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- JPS62179769A JPS62179769A JP61021394A JP2139486A JPS62179769A JP S62179769 A JPS62179769 A JP S62179769A JP 61021394 A JP61021394 A JP 61021394A JP 2139486 A JP2139486 A JP 2139486A JP S62179769 A JPS62179769 A JP S62179769A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title description 8
- 238000005530 etching Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は浮遊ゲート電極型不揮発性メモリの構造とその
製造方法に関する。
製造方法に関する。
［発明の概要］
本発明は浮遊ゲート型不揮発性メモリの浮遊ゲート電極
と選択ゲート電極との間の容量を小さくすることにより
、書き込み電圧を低減させるとともに、製造プロセスの
ばらつきによる性能のばらつきを小さくするものである
。
と選択ゲート電極との間の容量を小さくすることにより
、書き込み電圧を低減させるとともに、製造プロセスの
ばらつきによる性能のばらつきを小さくするものである
。
［従来の技術１
従来、浮遊ゲート型不揮発性メモリは書き込み効率を高
めるためには、浮遊ゲート電極の側壁と選択ゲート電極
との間の絶縁膜厚は薄いほど良いことが知られていた。
めるためには、浮遊ゲート電極の側壁と選択ゲート電極
との間の絶縁膜厚は薄いほど良いことが知られていた。
この薄い絶縁膜としては、極めて薄くでき、かつ、信頼
性が高いため高温ＣＶＤ酸化膜が用いられてきた。また
、第２図に示すように、浮遊ゲート電極２４と選択ゲー
ト電極２５とは、フォトリングラフィ加工の限界から、
重なりＢをもうけて作られていた。
性が高いため高温ＣＶＤ酸化膜が用いられてきた。また
、第２図に示すように、浮遊ゲート電極２４と選択ゲー
ト電極２５とは、フォトリングラフィ加工の限界から、
重なりＢをもうけて作られていた。
ところが、高温ＣＶＤ酸化膜は全面に一様に堆積するた
めに、重なりの部分Ｂの絶縁膜厚も薄くなってしまって
いた。
めに、重なりの部分Ｂの絶縁膜厚も薄くなってしまって
いた。
［問題点解決のための手段］
上記問題点を解決するために、本発明は、浮遊ゲート電
極の側壁と選択ゲート電極との間の絶縁膜厚は薄く、し
かも、浮遊ゲート電極と選択ゲート電極との重なり部分
の膜厚は厚くすることによって、浮遊ゲート電極と選択
ゲート電極との間の容量を小さくすることにより、書き
込み電圧を低減させるとともに、製造プロセスのばらつ
きによる性能のばらつきを小さくした。
極の側壁と選択ゲート電極との間の絶縁膜厚は薄く、し
かも、浮遊ゲート電極と選択ゲート電極との重なり部分
の膜厚は厚くすることによって、浮遊ゲート電極と選択
ゲート電極との間の容量を小さくすることにより、書き
込み電圧を低減させるとともに、製造プロセスのばらつ
きによる性能のばらつきを小さくした。
［実施例］
以下、本発明の実施例をを図面を用いて詳細に説明する
。
。
第１図は本発明の実施例の浮遊ゲート型不揮発性メモリ
の構造を示す断面図である。半導体基板１の表面にドレ
イン領域２、ソース領域３があり、ゲート絶縁膜上に浮
遊ゲート電極４があり、浮遊ゲート電極４に隣接して選
択ゲート電極５がある。
の構造を示す断面図である。半導体基板１の表面にドレ
イン領域２、ソース領域３があり、ゲート絶縁膜上に浮
遊ゲート電極４があり、浮遊ゲート電極４に隣接して選
択ゲート電極５がある。
また、浮遊ゲート電極４と容量結合して浮遊ゲート電極
４の電位を制御する制御ゲート電極６があり、浮遊ゲー
ト電極４より電荷を抜き出す消去電極７がある。
４の電位を制御する制御ゲート電極６があり、浮遊ゲー
ト電極４より電荷を抜き出す消去電極７がある。
書き込み特性を良くするために、浮遊ゲート電極４の側
壁と選択ゲート電極５との間の絶縁膜厚ｔ】は約３００
Ａ以下と極めて薄くなっている。一方、浮遊ゲート電極
４と選択ゲート電極５との重なり部分Ａの絶縁膜厚ｔ２
は１００ＯＡ以上とｔｌに比べて充分厚くなっている。
壁と選択ゲート電極５との間の絶縁膜厚ｔ】は約３００
Ａ以下と極めて薄くなっている。一方、浮遊ゲート電極
４と選択ゲート電極５との重なり部分Ａの絶縁膜厚ｔ２
は１００ＯＡ以上とｔｌに比べて充分厚くなっている。
従って、浮遊ゲート電極４と選択ゲート電極５との容量
Ｃ３Ｆは極めて小さい。
Ｃ３Ｆは極めて小さい。
容ｔｃＳＦが小さくできることによりも浮遊ゲート電極
４の電位は選択ゲート電極５に印加される電圧の影響を
受けにくくなって、制御ゲート電極６による浮遊ゲート
電極４の電位の制御性がよくなる。また、制御ゲート電
極６に印加する書き込み電圧を低減できる。
４の電位は選択ゲート電極５に印加される電圧の影響を
受けにくくなって、制御ゲート電極６による浮遊ゲート
電極４の電位の制御性がよくなる。また、制御ゲート電
極６に印加する書き込み電圧を低減できる。
また、製造時のマスクずれによって、浮遊ゲート電極４
と選択ゲート電極５との重なり量がばらついても、容量
Ｃ８Ｆは極めて小さいので、その影響も小さく、書き込
み特性のばらつきはほとんどない。
と選択ゲート電極５との重なり量がばらついても、容量
Ｃ８Ｆは極めて小さいので、その影響も小さく、書き込
み特性のばらつきはほとんどない。
第３図（ａ）〜（Ｄは本発明の不揮発性メモリの製造工
程順の断面図である。
程順の断面図である。
第３図（ａ）は、チャネルカットおよびフィールド絶縁
膜を形成した後の半導体基板３１にゲート絶縁膜３２を
形成する従来と同様の工程。
膜を形成した後の半導体基板３１にゲート絶縁膜３２を
形成する従来と同様の工程。
第３図（ｂ）は、ゲート絶縁膜３２の上に浮遊ゲート電
極となる導電膜３３、たとえば、ポリシリコン膜を形成
した後、ＣＶＤなどの方法によって厚い絶縁膜３４を形
成する工程。
極となる導電膜３３、たとえば、ポリシリコン膜を形成
した後、ＣＶＤなどの方法によって厚い絶縁膜３４を形
成する工程。
この厚い絶縁膜３４としてＣＶＤ酸化膜を用いる場合、
ポリシリコン膜３３を熱酸化して約２０Ａ程度以上の酸
化膜を形成した後、ＣＶＤ酸化膜を堆積すると、ポリシ
リコン膜３３とＣＶＤ酸化膜の密着性が非常に高くなる
。後工程出の膜はがれの防止に極めて有効である。
ポリシリコン膜３３を熱酸化して約２０Ａ程度以上の酸
化膜を形成した後、ＣＶＤ酸化膜を堆積すると、ポリシ
リコン膜３３とＣＶＤ酸化膜の密着性が非常に高くなる
。後工程出の膜はがれの防止に極めて有効である。
第３図（Ｃ）は、フォトレジスト３５をマスクとして、
厚い絶縁膜３４、導電膜３３の不用部分をエツチング除
去して、浮遊ゲート電極とその上の厚い絶縁膜を形成す
る工程。
厚い絶縁膜３４、導電膜３３の不用部分をエツチング除
去して、浮遊ゲート電極とその上の厚い絶縁膜を形成す
る工程。
１つのレジストマスクで、エツチング形成するため浮遊
ゲート電極上には確実に厚い絶縁膜が形成できる。
ゲート電極上には確実に厚い絶縁膜が形成できる。
第３図（ｄ）は、選択ゲート電極のゲート絶縁膜および
浮遊ゲート電極の側壁を覆う薄い絶縁膜３６を、例えば
高温ＬＰＣＶＤによる酸化膜で形成する工程。
浮遊ゲート電極の側壁を覆う薄い絶縁膜３６を、例えば
高温ＬＰＣＶＤによる酸化膜で形成する工程。
第３図（ｅ）は、絶縁膜３６上に選択ゲート電極３７を
形成する工程。
形成する工程。
マスクずれが生じても選択ゲート電極３７が浮遊ゲート
電極の側壁に確実に接するように、選択ゲート電極３７
は浮遊ゲート電極に重なり部分を設けている。しかし、
浮遊ゲート電極上の絶縁膜は充分厚いので重なり部分の
容量は極めて小さくできる。
電極の側壁に確実に接するように、選択ゲート電極３７
は浮遊ゲート電極に重なり部分を設けている。しかし、
浮遊ゲート電極上の絶縁膜は充分厚いので重なり部分の
容量は極めて小さくできる。
第３図（０は、従来と同棟の方法で、制御ゲート電極３
８、消去電極３９、ドレイン領域４０、ソース領域４１
を形成して浮遊ゲート型不揮発性メモリを完成させる工
程。
８、消去電極３９、ドレイン領域４０、ソース領域４１
を形成して浮遊ゲート型不揮発性メモリを完成させる工
程。
上記説明で明らかなように浮遊ゲート電極とその上の厚
い絶縁膜を１つのレジストマスクで、エツチング形成で
きるため、浮遊ゲート電極と選択ゲート電極との重なり
部分の絶縁膜は確実に厚くできる。また、選択ゲート電
極と浮遊ゲート電極の側壁を覆う薄い絶縁膜は極めて薄
くできる。
い絶縁膜を１つのレジストマスクで、エツチング形成で
きるため、浮遊ゲート電極と選択ゲート電極との重なり
部分の絶縁膜は確実に厚くできる。また、選択ゲート電
極と浮遊ゲート電極の側壁を覆う薄い絶縁膜は極めて薄
くできる。
［発明の効果］
以上の説明で明らかなように、本発明は、浮遊ゲート電
極と選択ゲート電極との間の容量を小さくすることによ
り、書き込み電圧を低減させるとともに、製造プロセス
のばらつきによる性能のばらつきのほとんどない浮遊ゲ
ート型半導体不揮発性メモリを実現できるものである。
極と選択ゲート電極との間の容量を小さくすることによ
り、書き込み電圧を低減させるとともに、製造プロセス
のばらつきによる性能のばらつきのほとんどない浮遊ゲ
ート型半導体不揮発性メモリを実現できるものである。
第１図は、本発明の浮遊ゲート型半導体不揮発性メモリ
の構造を示す断面図で、第２図は従来の浮遊ゲート型半
導体不揮発性メモリの構造を示す断面図である。また、
第３図（ａ）〜（Ｄまでは、本発明の製造工程順の断面
図である。 １．２１．３１−一半導体基板 ２．２２．４０□ドレイン領域 ３．２３．４ｌ−＝−ソース領域 ４．２４−一浮遊ゲート電極 ５．２５．３７一一選択ゲート電極 ６．２６．３８−−−−−制御デート電極７．２７．３
９−一消去電極 以上
の構造を示す断面図で、第２図は従来の浮遊ゲート型半
導体不揮発性メモリの構造を示す断面図である。また、
第３図（ａ）〜（Ｄまでは、本発明の製造工程順の断面
図である。 １．２１．３１−一半導体基板 ２．２２．４０□ドレイン領域 ３．２３．４ｌ−＝−ソース領域 ４．２４−一浮遊ゲート電極 ５．２５．３７一一選択ゲート電極 ６．２６．３８−−−−−制御デート電極７．２７．３
９−一消去電極 以上
Claims (1)
- 【特許請求の範囲】 １）浮遊ゲート電極と選択電極とを有する浮遊ゲート型
不揮発性メモリにおいて、 浮遊ゲート電極と選択ゲート電極の重なり部分の絶縁膜
の膜厚が、前記浮遊ゲート電極の側壁と前記選択ゲート
電極との間の絶縁膜厚より厚いことを特徴とする半導体
不揮発性メモリ。 ２）半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に浮遊ゲート電極となる導電膜を形
成し、さらに、その上に絶縁膜を形成する工程と、 前記絶縁膜と前記導電膜をエッチング除去して、浮遊ゲ
ート電極ならびに選択ゲート電極と前記浮遊ゲート電極
との重なり部分の絶縁膜の少なくとも一部となる絶縁膜
を形成する工程と、選択ゲート絶縁膜を形成する工程と
、 前記選択ゲート絶縁膜上に選択ゲート電極を形成する工
程とから成る半導体不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021394A JPS62179769A (ja) | 1986-02-03 | 1986-02-03 | 半導体不揮発性メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021394A JPS62179769A (ja) | 1986-02-03 | 1986-02-03 | 半導体不揮発性メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62179769A true JPS62179769A (ja) | 1987-08-06 |
Family
ID=12053844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61021394A Pending JPS62179769A (ja) | 1986-02-03 | 1986-02-03 | 半導体不揮発性メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62179769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073513A (en) * | 1989-08-17 | 1991-12-17 | Samsung Electronics Co., Ltd. | Manufacture of a nonvolatile semiconductor memory device having a sidewall select gate |
| JPH04241468A (ja) * | 1991-01-14 | 1992-08-28 | Sharp Corp | 電気的消去可能不揮発性半導体記憶装置及びその製造方法 |
-
1986
- 1986-02-03 JP JP61021394A patent/JPS62179769A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073513A (en) * | 1989-08-17 | 1991-12-17 | Samsung Electronics Co., Ltd. | Manufacture of a nonvolatile semiconductor memory device having a sidewall select gate |
| JPH04241468A (ja) * | 1991-01-14 | 1992-08-28 | Sharp Corp | 電気的消去可能不揮発性半導体記憶装置及びその製造方法 |
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