JP2002208647A - 不揮発性メモリトランジスタを有する半導体装置およびその製造方法 - Google Patents
不揮発性メモリトランジスタを有する半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 書換え可能回数特性が向上された、不揮発性
メモリトランジスタを有する半導体装置およびその製造
方法を提供する。 【解決手段】 不揮発性メモリトランジスタを有する半
導体装置の製造方法は、半導体層１０の上に、第１の絶
縁層２０を介在してフローティングゲート２２を形成す
る工程、フローティングゲート２２と接触する第２の絶
縁層２６を形成する工程、第２の絶縁層２６の上にコン
トロールゲート２８を形成する工程、半導体層１０内
に、ソース領域１４およびドレイン領域１６を形成する
工程、半導体層１０の上に絶縁層４０を堆積する工程、
絶縁層４０をエッチングしてサイドウオール絶縁層を形
成する工程を含み、絶縁層４０のエッチングは、フロー
ティングゲート２２の上方において絶縁層４０を残存さ
せて、フローティングゲート２２が露出しないように行
われる。
メモリトランジスタを有する半導体装置およびその製造
方法を提供する。 【解決手段】 不揮発性メモリトランジスタを有する半
導体装置の製造方法は、半導体層１０の上に、第１の絶
縁層２０を介在してフローティングゲート２２を形成す
る工程、フローティングゲート２２と接触する第２の絶
縁層２６を形成する工程、第２の絶縁層２６の上にコン
トロールゲート２８を形成する工程、半導体層１０内
に、ソース領域１４およびドレイン領域１６を形成する
工程、半導体層１０の上に絶縁層４０を堆積する工程、
絶縁層４０をエッチングしてサイドウオール絶縁層を形
成する工程を含み、絶縁層４０のエッチングは、フロー
ティングゲート２２の上方において絶縁層４０を残存さ
せて、フローティングゲート２２が露出しないように行
われる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリト
ランジスタを有する半導体装置およびその製造方法に関
する。
ランジスタを有する半導体装置およびその製造方法に関
する。
【０００２】
【背景技術】電気的に消去可能なプログラマブルＲＯＭ
（ＥＥＰＲＯＭ）に適用されるデバイスのひとつとし
て、スプリットゲート構造を有するトランジスタが知ら
れている。図７は、不揮発性メモリトランジスタを含む
半導体装置の従来の一例を模式的に示す断面図である。
（ＥＥＰＲＯＭ）に適用されるデバイスのひとつとし
て、スプリットゲート構造を有するトランジスタが知ら
れている。図７は、不揮発性メモリトランジスタを含む
半導体装置の従来の一例を模式的に示す断面図である。
【０００３】半導体装置は、スプリットゲート構造を有
する不揮発性メモリトランジスタ（以下「メモリトラン
ジスタ」という）３００を含む。
する不揮発性メモリトランジスタ（以下「メモリトラン
ジスタ」という）３００を含む。
【０００４】メモリトランジスタ３００は、ｎ型トラン
ジスタを例にとると、図７に示すように、Ｐ型のシリコ
ン基板１０内に形成されたｎ+型不純物拡散層からなる
ソース領域１４およびドレイン領域１６と、シリコン基
板１０の表面に形成されたゲート絶縁層としての第１の
絶縁層７０とを有する。この第１の絶縁層７０上には、
フローティングゲート７２と、第４の絶縁層７６と、コ
ントロールゲート７８とが順次形成されている。
ジスタを例にとると、図７に示すように、Ｐ型のシリコ
ン基板１０内に形成されたｎ+型不純物拡散層からなる
ソース領域１４およびドレイン領域１６と、シリコン基
板１０の表面に形成されたゲート絶縁層としての第１の
絶縁層７０とを有する。この第１の絶縁層７０上には、
フローティングゲート７２と、第４の絶縁層７６と、コ
ントロールゲート７８とが順次形成されている。
【０００５】フローティングゲート７２の上には、第２
の絶縁層７４が形成されている。この第２の絶縁層７４
は、フローティングゲート７２となるポリシリコン層の
一部を選択酸化することによって形成された絶縁層から
構成される。つまり、第２の絶縁層７４は、図７に示す
ように、中央から両端部へ向けてその膜厚が薄くなる構
造を有する。その結果、フローティングゲート７２の両
端の上縁部７２０は鋭角に形成され、これらの上縁部７
２０で電界集中が起きやすいようになっている。
の絶縁層７４が形成されている。この第２の絶縁層７４
は、フローティングゲート７２となるポリシリコン層の
一部を選択酸化することによって形成された絶縁層から
構成される。つまり、第２の絶縁層７４は、図７に示す
ように、中央から両端部へ向けてその膜厚が薄くなる構
造を有する。その結果、フローティングゲート７２の両
端の上縁部７２０は鋭角に形成され、これらの上縁部７
２０で電界集中が起きやすいようになっている。
【０００６】このスプリットゲート構造のメモリトラン
ジスタ３００を動作させる場合には、たとえば、データ
の書き込み時には、ソース領域１４とドレイン領域１６
間にチャネル電流を流し、矢印Ａ１０で示すように、電
荷（ホットエレクトロン）をフローティングゲート７２
に注入する。また、データの消去時には、所定の高電圧
をコントロールゲート７８に印加し、ファウラー・ノル
ドハイムトンネル伝導（ＦＮ伝導）によって、フローテ
ィングゲート７２に蓄積された電荷を、矢印Ｂ１０で示
すように、第２の絶縁層７６を介してコントロールゲー
ト７８に移動させる。
ジスタ３００を動作させる場合には、たとえば、データ
の書き込み時には、ソース領域１４とドレイン領域１６
間にチャネル電流を流し、矢印Ａ１０で示すように、電
荷（ホットエレクトロン）をフローティングゲート７２
に注入する。また、データの消去時には、所定の高電圧
をコントロールゲート７８に印加し、ファウラー・ノル
ドハイムトンネル伝導（ＦＮ伝導）によって、フローテ
ィングゲート７２に蓄積された電荷を、矢印Ｂ１０で示
すように、第２の絶縁層７６を介してコントロールゲー
ト７８に移動させる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、書換
え可能回数特性が向上された、不揮発性メモリトランジ
スタを有する半導体装置およびその製造方法を提供する
ことにある。
え可能回数特性が向上された、不揮発性メモリトランジ
スタを有する半導体装置およびその製造方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】（半導体装置の製造方
法） （Ａ）本発明の第１の不揮発性メモリトランジスタを有
する半導体装置の製造方法は、（ａ）半導体層の上に、
ゲート絶縁層として機能する、第１の絶縁層を形成する
工程、（ｂ）前記第１の絶縁層の上に、所定のパターン
を有するフローティングゲートを形成する工程、（ｃ）
前記フローティングゲートの少なくとも一部と接触し、
トンネル絶縁層として機能する、第２の絶縁層を形成す
る工程、（ｄ）前記第２の絶縁層の上に、所定のパター
ンを有するコントロールゲートを形成する工程、（ｅ）
前記半導体層内に、ソース領域またはドレイン領域を構
成する不純物拡散層を形成する工程、（ｆ）前記コント
ロールゲートおよび前記フローティングゲートを含む半
導体層の上に、絶縁層を堆積する工程、および（ｇ）前
記絶縁層をエッチングして、少なくとも、前記フローテ
ィングゲートの側方において第１のサイドウオール絶縁
層を形成し、前記フローティングゲートの上方における
コントロールゲートの側方において第２のサイドウオー
ル絶縁層を形成する工程を含み、前記工程（ｇ）は、前
記第１のサイドウオール絶縁層と前記第２のサイドウオ
ール絶縁層との間であって、前記フローティングゲート
の上方において前記絶縁層を残存させて、前記フローテ
ィングゲートが露出しないように行われる。
法） （Ａ）本発明の第１の不揮発性メモリトランジスタを有
する半導体装置の製造方法は、（ａ）半導体層の上に、
ゲート絶縁層として機能する、第１の絶縁層を形成する
工程、（ｂ）前記第１の絶縁層の上に、所定のパターン
を有するフローティングゲートを形成する工程、（ｃ）
前記フローティングゲートの少なくとも一部と接触し、
トンネル絶縁層として機能する、第２の絶縁層を形成す
る工程、（ｄ）前記第２の絶縁層の上に、所定のパター
ンを有するコントロールゲートを形成する工程、（ｅ）
前記半導体層内に、ソース領域またはドレイン領域を構
成する不純物拡散層を形成する工程、（ｆ）前記コント
ロールゲートおよび前記フローティングゲートを含む半
導体層の上に、絶縁層を堆積する工程、および（ｇ）前
記絶縁層をエッチングして、少なくとも、前記フローテ
ィングゲートの側方において第１のサイドウオール絶縁
層を形成し、前記フローティングゲートの上方における
コントロールゲートの側方において第２のサイドウオー
ル絶縁層を形成する工程を含み、前記工程（ｇ）は、前
記第１のサイドウオール絶縁層と前記第２のサイドウオ
ール絶縁層との間であって、前記フローティングゲート
の上方において前記絶縁層を残存させて、前記フローテ
ィングゲートが露出しないように行われる。
【０００９】本発明においては、工程（ｇ）は、前記第
１のサイドウオール絶縁層と前記第２のサイドウオール
絶縁層との間であって、フローティングゲートの上方に
おいて、絶縁層を残存させて、フローティングゲートが
露出しないように行われる。その結果、工程（ｇ）にお
いて、絶縁層のエッチングの際に生じるプロセス・イン
デュースト・チャージ（Process Induced Charge）がフ
ローティングゲートに注入されるのを抑えることができ
る。したがって、第２の絶縁層にそのチャージがトラッ
プされるのを抑えることができ、書換え可能回数特性の
向上を図ることができる。
１のサイドウオール絶縁層と前記第２のサイドウオール
絶縁層との間であって、フローティングゲートの上方に
おいて、絶縁層を残存させて、フローティングゲートが
露出しないように行われる。その結果、工程（ｇ）にお
いて、絶縁層のエッチングの際に生じるプロセス・イン
デュースト・チャージ（Process Induced Charge）がフ
ローティングゲートに注入されるのを抑えることができ
る。したがって、第２の絶縁層にそのチャージがトラッ
プされるのを抑えることができ、書換え可能回数特性の
向上を図ることができる。
【００１０】前記第１のサイドウオール絶縁層と前記第
２のサイドウオール絶縁層とは、残存した絶縁層を介し
て連続していることが好ましい。
２のサイドウオール絶縁層とは、残存した絶縁層を介し
て連続していることが好ましい。
【００１１】前記工程（ｄ）の後において、前記フロー
ティングゲートの側縁部の上部における前記絶縁層の厚
さは、前記第２の絶縁層の厚さ以上であることができ
る。
ティングゲートの側縁部の上部における前記絶縁層の厚
さは、前記第２の絶縁層の厚さ以上であることができ
る。
【００１２】前記工程（ｇ）における絶縁層のエッチン
グとしては、ドライエッチングにより行われる態様、ま
たは、ドライエッチングおよびウエットエッチングを併
用して行われる態様を挙げることができる。
グとしては、ドライエッチングにより行われる態様、ま
たは、ドライエッチングおよびウエットエッチングを併
用して行われる態様を挙げることができる。
【００１３】（Ｂ）本発明の第２の不揮発性メモリトラ
ンジスタを有する半導体装置の製造方法は、ＭＩＳ型ト
ランジスタと、フローティングゲート及びコントロール
ゲートを備えた不揮発性メモリトランジスタとを有する
半導体装置の製造方法であって、（ａ）半導体層の上方
にフローティングゲートを形成する工程、（ｂ）前記不
揮発性メモリトランジスタの少なくともトンネル絶縁層
の一部として機能する第１の絶縁層を形成する工程、
（ｃ）前記フローティングゲートの上方の一部から前記
半導体層の上方の一部にかけて、コントロールゲートを
形成する工程、（ｄ）前記不揮発性メモリトランジスタ
及び前記ＭＩＳ型トランジスタを含む半導体層の上方に
第２の絶縁層を形成する工程、（ｅ）前記第２の絶縁層
にエッチング工程を施して、少なくとも前記ＭＩＳ型ト
ランジスタにサイドウオールを形成する工程を含み、前
記工程（ｅ）において、前記エッチング工程は、少なく
とも前記フローティングゲートが露出しないように行わ
れる。
ンジスタを有する半導体装置の製造方法は、ＭＩＳ型ト
ランジスタと、フローティングゲート及びコントロール
ゲートを備えた不揮発性メモリトランジスタとを有する
半導体装置の製造方法であって、（ａ）半導体層の上方
にフローティングゲートを形成する工程、（ｂ）前記不
揮発性メモリトランジスタの少なくともトンネル絶縁層
の一部として機能する第１の絶縁層を形成する工程、
（ｃ）前記フローティングゲートの上方の一部から前記
半導体層の上方の一部にかけて、コントロールゲートを
形成する工程、（ｄ）前記不揮発性メモリトランジスタ
及び前記ＭＩＳ型トランジスタを含む半導体層の上方に
第２の絶縁層を形成する工程、（ｅ）前記第２の絶縁層
にエッチング工程を施して、少なくとも前記ＭＩＳ型ト
ランジスタにサイドウオールを形成する工程を含み、前
記工程（ｅ）において、前記エッチング工程は、少なく
とも前記フローティングゲートが露出しないように行わ
れる。
【００１４】前記工程（ｅ）において、前記エッチング
工程は、少なくとも前記フローティングゲートの上方に
形成された前記第１の絶縁層が露出しないように行われ
ることができる。
工程は、少なくとも前記フローティングゲートの上方に
形成された前記第１の絶縁層が露出しないように行われ
ることができる。
【００１５】前記工程（ｂ）は、前記第１の絶縁層を形
成する工程と同一工程で、前記ＭＩＳ型トランジスタの
ゲート絶縁層を形成する工程であることができる。
成する工程と同一工程で、前記ＭＩＳ型トランジスタの
ゲート絶縁層を形成する工程であることができる。
【００１６】前記工程（ｃ）は、前記コントロールゲー
トを形成する工程と同一工程で、前記ＭＩＳ型トランジ
スタのゲート電極を形成する工程であることができる。
トを形成する工程と同一工程で、前記ＭＩＳ型トランジ
スタのゲート電極を形成する工程であることができる。
【００１７】（半導体装置）本発明の第１の半導体装置
の製造方法により得られた不揮発性メモリトランジスタ
を有する半導体装置は、たとえば次の構成を有する。
の製造方法により得られた不揮発性メモリトランジスタ
を有する半導体装置は、たとえば次の構成を有する。
【００１８】本発明の不揮発性メモリトランジスタを有
する半導体装置は、半導体層と、前記半導体層上に、ゲ
ート絶縁層としての第１の絶縁層を介在させて配置され
たフローティングゲートと、前記フローティングゲート
の少なくとも一部と接触し、トンネル絶縁層として機能
しうる第２の絶縁層と、前記第２の絶縁層の上に形成さ
れたコントロールゲートと、前記半導体層内に形成され
た、ソース領域またはドレイン領域を構成する不純物拡
散層と、を含み、前記フローティングゲートの側方に、
第１のサイドウオール絶縁層が形成され、前記フローテ
ィングゲートの上方におけるコントロールゲートの側方
において、第２のサイドウオール絶縁層が形成され、前
記第１のサイドウオール絶縁層と前記第２のサイドウオ
ール絶縁層との間であって、前記フローティングゲート
の上方において、第３の絶縁層が形成され、前記第３の
絶縁層は、前記第１のサイドウオール絶縁層と前記第２
のサイドウオール絶縁層とに連続している。
する半導体装置は、半導体層と、前記半導体層上に、ゲ
ート絶縁層としての第１の絶縁層を介在させて配置され
たフローティングゲートと、前記フローティングゲート
の少なくとも一部と接触し、トンネル絶縁層として機能
しうる第２の絶縁層と、前記第２の絶縁層の上に形成さ
れたコントロールゲートと、前記半導体層内に形成され
た、ソース領域またはドレイン領域を構成する不純物拡
散層と、を含み、前記フローティングゲートの側方に、
第１のサイドウオール絶縁層が形成され、前記フローテ
ィングゲートの上方におけるコントロールゲートの側方
において、第２のサイドウオール絶縁層が形成され、前
記第１のサイドウオール絶縁層と前記第２のサイドウオ
ール絶縁層との間であって、前記フローティングゲート
の上方において、第３の絶縁層が形成され、前記第３の
絶縁層は、前記第１のサイドウオール絶縁層と前記第２
のサイドウオール絶縁層とに連続している。
【００１９】前記第１のサイドウオール絶縁層と、前記
第２のサイドウオール絶縁層と、前記第３の絶縁層と
は、同一の材質からなることができる。
第２のサイドウオール絶縁層と、前記第３の絶縁層と
は、同一の材質からなることができる。
【００２０】前記フローティングゲートの側縁部の上部
における前記第３の絶縁層の厚さは、前記第２の絶縁層
の厚さ以上であることができる。
における前記第３の絶縁層の厚さは、前記第２の絶縁層
の厚さ以上であることができる。
【００２１】本発明の半導体装置は、さらに、他の回路
領域が混載されていることができる。前記回路領域は、
少なくともロジック回路を含むことができる。
領域が混載されていることができる。前記回路領域は、
少なくともロジック回路を含むことができる。
【００２２】上記において「半導体層」には、半導体基
板、および、基板の上に形成された半導体層が含まれ
る。
板、および、基板の上に形成された半導体層が含まれ
る。
【００２３】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００２４】［半導体装置の製造方法］ （製造プロセス）実施の形態に係る半導体装置の製造方
法を説明する。図２〜図４は、実施の形態に係る半導体
装置の製造工程を模式的に示す断面図である。
法を説明する。図２〜図４は、実施の形態に係る半導体
装置の製造工程を模式的に示す断面図である。
【００２５】（Ａ）まず、図２（ａ）に示すように、シ
リコン基板１０の表面に、熱酸化法により、酸化シリコ
ン層（第１の絶縁層）２０を形成する。酸化シリコン層
２０の厚さは、特に限定されないが、ゲート耐圧、デー
タ保持特性などを考慮して好ましくは７〜９ｎｍであ
る。
リコン基板１０の表面に、熱酸化法により、酸化シリコ
ン層（第１の絶縁層）２０を形成する。酸化シリコン層
２０の厚さは、特に限定されないが、ゲート耐圧、デー
タ保持特性などを考慮して好ましくは７〜９ｎｍであ
る。
【００２６】次に、酸化シリコン層２０の表面に、ポリ
シリコン層（導電層）２２ａを形成し、これにリンやひ
素を拡散してｎ型のポリシリコン層２２ａを形成する。
ポリシリコン層２２ａの形成方法は、特に限定されず、
たとえば、ＣＶＤ法である。ポリシリコン層２２ａの厚
さは、たとえば５０〜３００ｎｍであり、好ましくは１
００〜２００ｎｍである。
シリコン層（導電層）２２ａを形成し、これにリンやひ
素を拡散してｎ型のポリシリコン層２２ａを形成する。
ポリシリコン層２２ａの形成方法は、特に限定されず、
たとえば、ＣＶＤ法である。ポリシリコン層２２ａの厚
さは、たとえば５０〜３００ｎｍであり、好ましくは１
００〜２００ｎｍである。
【００２７】ポリシリコン層２２ａをｎ型にする他の方
法としては、ポリシリコン層２２ａを形成した後、リン
やひ素をイオン注入する方法、ポリシリコン層２２ａを
形成した後、塩化ホスホリル（ＰＯＣｌ3）を含んだキ
ャリアガスを導入する方法、あるいはポリシリコン層２
２ａを形成する時に、ホスフィン（ＰＨ3）を含んだキ
ャリアガスを導入する方法、などがある。
法としては、ポリシリコン層２２ａを形成した後、リン
やひ素をイオン注入する方法、ポリシリコン層２２ａを
形成した後、塩化ホスホリル（ＰＯＣｌ3）を含んだキ
ャリアガスを導入する方法、あるいはポリシリコン層２
２ａを形成する時に、ホスフィン（ＰＨ3）を含んだキ
ャリアガスを導入する方法、などがある。
【００２８】次に、ポリシリコン層２２ａの表面に、例
えばＣＶＤ法で窒化シリコン層５０を形成する。次い
で、リソグラフィ技術を利用して、窒化シリコン層５０
の所定領域を選択的にエッチングして除去する。窒化シ
リコン層５０の除去される領域２４Ｈは、メモリトラン
ジスタ１００の第４の絶縁層２４が形成される領域であ
る。
えばＣＶＤ法で窒化シリコン層５０を形成する。次い
で、リソグラフィ技術を利用して、窒化シリコン層５０
の所定領域を選択的にエッチングして除去する。窒化シ
リコン層５０の除去される領域２４Ｈは、メモリトラン
ジスタ１００の第４の絶縁層２４が形成される領域であ
る。
【００２９】（Ｂ）次いで、図２（ｂ）に示すように、
ポリシリコン層２２ａの露出部分を選択的に酸化するこ
とにより、ポリシリコン層２２ａの所定領域の表面に第
４の絶縁層２４を形成する。選択酸化によって形成され
た第４の絶縁層２４は、中央部の膜厚が最も大きく、端
部では徐々に膜厚が小さくなる断面形状を有する。その
後、窒化シリコン層５０を除去する。
ポリシリコン層２２ａの露出部分を選択的に酸化するこ
とにより、ポリシリコン層２２ａの所定領域の表面に第
４の絶縁層２４を形成する。選択酸化によって形成され
た第４の絶縁層２４は、中央部の膜厚が最も大きく、端
部では徐々に膜厚が小さくなる断面形状を有する。その
後、窒化シリコン層５０を除去する。
【００３０】（Ｃ）次に、図３（ａ）に示すように、第
４の絶縁層２４をマスクとしてエッチングを行ない、ポ
リシリコン層２２ａをパターニングし、フローティング
ゲート２２を形成する。さらに、シリコン基板１０上の
酸化シリコン層２０を除去する。
４の絶縁層２４をマスクとしてエッチングを行ない、ポ
リシリコン層２２ａをパターニングし、フローティング
ゲート２２を形成する。さらに、シリコン基板１０上の
酸化シリコン層２０を除去する。
【００３１】（Ｄ）次に、図３（ｂ）に示すように、シ
リコン基板１０の上に、酸化シリコン層（第２の絶縁
層）２６を堆積する。酸化シリコン層２６の厚さは、シ
リコン基板１０の上面を基準として、たとえば２０〜２
５ｎｍである。酸化シリコン層２６の形成方法は、特に
限定されず、たとえば熱酸化法，ＣＶＤ法をあげること
ができる。好ましいＣＶＤ法は、高温熱ＣＶＤ法（たと
えばシランベースの高温熱ＣＶＤ法）である。高温熱Ｃ
ＶＤ法により酸化シリコン層２６を形成すると、酸化シ
リコン層２６の膜質が緻密になるという利点がある。
リコン基板１０の上に、酸化シリコン層（第２の絶縁
層）２６を堆積する。酸化シリコン層２６の厚さは、シ
リコン基板１０の上面を基準として、たとえば２０〜２
５ｎｍである。酸化シリコン層２６の形成方法は、特に
限定されず、たとえば熱酸化法，ＣＶＤ法をあげること
ができる。好ましいＣＶＤ法は、高温熱ＣＶＤ法（たと
えばシランベースの高温熱ＣＶＤ法）である。高温熱Ｃ
ＶＤ法により酸化シリコン層２６を形成すると、酸化シ
リコン層２６の膜質が緻密になるという利点がある。
【００３２】また、酸化シリコン層２６は、複数の層が
積層されて構成されていてもよい。具体的には、酸化シ
リコン層２６は、熱酸化法により得られた第１の酸化シ
リコン層と、ＣＶＤ法により得られた第２の酸化シリコ
ン層との積層構造を有していてもよい。さらに、熱酸化
膜、ＣＶＤ膜、熱酸化膜の３層積層構造であってもよ
い。
積層されて構成されていてもよい。具体的には、酸化シ
リコン層２６は、熱酸化法により得られた第１の酸化シ
リコン層と、ＣＶＤ法により得られた第２の酸化シリコ
ン層との積層構造を有していてもよい。さらに、熱酸化
膜、ＣＶＤ膜、熱酸化膜の３層積層構造であってもよ
い。
【００３３】次に、酸化シリコン層２６の表面に、ポリ
シリコン層２８ａを形成する。ポリシリコン層２８ａの
形成方法は、特に限定されず、たとえば、ＣＶＤ法であ
る。ポリシリコン層２８ａは、上述したポリシリコン層
２２ａと同様の方法により、ｎ型にすることができる。
ポリシリコン層２８ａの膜厚は、たとえば５０〜３００
ｎｍである。
シリコン層２８ａを形成する。ポリシリコン層２８ａの
形成方法は、特に限定されず、たとえば、ＣＶＤ法であ
る。ポリシリコン層２８ａは、上述したポリシリコン層
２２ａと同様の方法により、ｎ型にすることができる。
ポリシリコン層２８ａの膜厚は、たとえば５０〜３００
ｎｍである。
【００３４】次に、必要に応じて、ポリシリコン層２８
ａの上に、シリサイド層（図示せず）を形成する。シリ
サイド層は、たとえば、スパッタ法，ＣＶＤ法により形
成されることができる。
ａの上に、シリサイド層（図示せず）を形成する。シリ
サイド層は、たとえば、スパッタ法，ＣＶＤ法により形
成されることができる。
【００３５】次いで、コントロールゲート２８上に所定
のパターンを有するレジスト層（図示せず）を形成す
る。その後、図４（ａ）に示すように、エッチングによ
ってポリシリコン層２８ａのパターニングを行い、コン
トロールゲート２８を形成する。
のパターンを有するレジスト層（図示せず）を形成す
る。その後、図４（ａ）に示すように、エッチングによ
ってポリシリコン層２８ａのパターニングを行い、コン
トロールゲート２８を形成する。
【００３６】（Ｅ）次いで、公知の方法により、ｎ型不
純物をシリコン基板１０にドープすることにより、ソー
ス領域１４およびドレイン領域１６を形成する。以上の
工程によって、メモリトランジスタ１００が形成され
る。
純物をシリコン基板１０にドープすることにより、ソー
ス領域１４およびドレイン領域１６を形成する。以上の
工程によって、メモリトランジスタ１００が形成され
る。
【００３７】（Ｆ）次に、図４（ｂ）に示すように、全
面に、絶縁層４０を堆積する。絶縁層４０の材質として
は、酸化シリコン、窒化シリコンを挙げることができ
る。絶縁層４０は、たとえばＣＶＤ法により形成するこ
とができる。
面に、絶縁層４０を堆積する。絶縁層４０の材質として
は、酸化シリコン、窒化シリコンを挙げることができ
る。絶縁層４０は、たとえばＣＶＤ法により形成するこ
とができる。
【００３８】次に、絶縁層４０をドライエッチングする
ことにより、図１に示すように、フローティングゲート
２２の側壁において第１のサイドウオール絶縁層４２を
形成し、フローティングゲート２２の上方におけるコン
トロールゲート２８の側壁において第２のサイドウオー
ル絶縁層４４を形成し、ドレイン領域１６の端部におけ
るコントロールゲート２８の側壁において第３のサイド
ウオール絶縁層４６を形成する。なお、この第１〜第３
のサイドウオール絶縁層４２，４４，４６の形成と同一
の工程で、ＭＩＳトランジスタ２００のサイドウオール
絶縁層２５０が形成される。
ことにより、図１に示すように、フローティングゲート
２２の側壁において第１のサイドウオール絶縁層４２を
形成し、フローティングゲート２２の上方におけるコン
トロールゲート２８の側壁において第２のサイドウオー
ル絶縁層４４を形成し、ドレイン領域１６の端部におけ
るコントロールゲート２８の側壁において第３のサイド
ウオール絶縁層４６を形成する。なお、この第１〜第３
のサイドウオール絶縁層４２，４４，４６の形成と同一
の工程で、ＭＩＳトランジスタ２００のサイドウオール
絶縁層２５０が形成される。
【００３９】なお、絶縁層４０のエッチングは、フロー
ティングゲート２２が露出しないようにして行われる。
具体的には、絶縁層４０のエッチング工程は、第１のサ
イドウオール絶縁層４２と第２のサイドウオール絶縁層
４４との間におけるフローティングゲート２２の上方
（コントロールゲート２８によって覆われていない第４
の絶縁層２４の上）において、絶縁層４０を残存させ
て、第３の絶縁層４８が形成されるように行われる。絶
縁層４０のエッチングは、フローティングゲート２２が
露出しないようにして行われるため、そのエッチングの
際に生じるプロセス・インデュースト・チャージ（Proc
ess Induced Charge）がフローティングゲート２２中に
注入されるのを抑えることができる。フローティングゲ
ート２２の側縁部の上部２２ｃにおける第３の絶縁層４
８の厚さＷ１０は、たとえば第２の絶縁層２６の厚さ以
上であることができ、より具体的には、１〜１０ｎｍ、
好ましくは１〜５ｎｍである。
ティングゲート２２が露出しないようにして行われる。
具体的には、絶縁層４０のエッチング工程は、第１のサ
イドウオール絶縁層４２と第２のサイドウオール絶縁層
４４との間におけるフローティングゲート２２の上方
（コントロールゲート２８によって覆われていない第４
の絶縁層２４の上）において、絶縁層４０を残存させ
て、第３の絶縁層４８が形成されるように行われる。絶
縁層４０のエッチングは、フローティングゲート２２が
露出しないようにして行われるため、そのエッチングの
際に生じるプロセス・インデュースト・チャージ（Proc
ess Induced Charge）がフローティングゲート２２中に
注入されるのを抑えることができる。フローティングゲ
ート２２の側縁部の上部２２ｃにおける第３の絶縁層４
８の厚さＷ１０は、たとえば第２の絶縁層２６の厚さ以
上であることができ、より具体的には、１〜１０ｎｍ、
好ましくは１〜５ｎｍである。
【００４０】また、絶縁層４０のエッチングは、ドライ
エッチングとウエットエッチングとを併用して行うこと
ができる。ウエットエッチングを併用することで、その
分だけ、エッチングの際においてプロセス・インデュー
スト・チャージ（Process Induced Charge）の発生を抑
えることができる。また、第３の絶縁層４８の膜厚の制
御は、絶縁層４０のエッチング時間を制御することによ
り、行うことができる。ドライエッチングは異方性リア
クティブイオンエッチングが好ましい。好ましいウエッ
トエッチングは、希釈フッ酸または希釈フッ化アンモニ
ウムをエッチャントとするウエットエッチングである。
エッチングとウエットエッチングとを併用して行うこと
ができる。ウエットエッチングを併用することで、その
分だけ、エッチングの際においてプロセス・インデュー
スト・チャージ（Process Induced Charge）の発生を抑
えることができる。また、第３の絶縁層４８の膜厚の制
御は、絶縁層４０のエッチング時間を制御することによ
り、行うことができる。ドライエッチングは異方性リア
クティブイオンエッチングが好ましい。好ましいウエッ
トエッチングは、希釈フッ酸または希釈フッ化アンモニ
ウムをエッチャントとするウエットエッチングである。
【００４１】（作用効果）以下、本実施の形態に係る半
導体装置の製造方法の作用効果を説明する。
導体装置の製造方法の作用効果を説明する。
【００４２】図５に示すように、サイドウオール絶縁層
３４２，３４４，３４６を形成する際、第１のサイドウ
オール絶縁層３４２と第２のサイドウオール絶縁層３４
４との間の第４の絶縁層３２４の上に、絶縁層を残さな
いように形成することが考えられる。しかし、その第４
の絶縁層３２４の上に絶縁層を残さないと、図５に示す
ように、フローティングゲート３２２の側縁部の上部３
２２ｃが露出する場合がある。フローティングゲート３
２２の側縁部の上部３２２ｃが露出した状態で、エッチ
ングを行うと、書換え可能回数特性（endurance特性）
が低下する。この理由は、次のとおりと考えられる。絶
縁層のエッチングの際、プロセス・インデュースト・チ
ャージ（Process Induced Charge）が発生する。フロー
ティングゲート３２２の側縁部の上部３２２ｃが露出し
た状態で絶縁層のエッチングを続けると、そのチャージ
がその露出したフローティングゲート３２２の部分から
フローティングゲート３２２中に注入される。チャージ
がフローティングゲート３２２に注入されると、そのチ
ャージの一部がさらに第２の絶縁層３２６に向かい、第
２の絶縁層３２６にトラップされることとなる。その結
果、書換え可能回数（endurance特性）が低下する。
３４２，３４４，３４６を形成する際、第１のサイドウ
オール絶縁層３４２と第２のサイドウオール絶縁層３４
４との間の第４の絶縁層３２４の上に、絶縁層を残さな
いように形成することが考えられる。しかし、その第４
の絶縁層３２４の上に絶縁層を残さないと、図５に示す
ように、フローティングゲート３２２の側縁部の上部３
２２ｃが露出する場合がある。フローティングゲート３
２２の側縁部の上部３２２ｃが露出した状態で、エッチ
ングを行うと、書換え可能回数特性（endurance特性）
が低下する。この理由は、次のとおりと考えられる。絶
縁層のエッチングの際、プロセス・インデュースト・チ
ャージ（Process Induced Charge）が発生する。フロー
ティングゲート３２２の側縁部の上部３２２ｃが露出し
た状態で絶縁層のエッチングを続けると、そのチャージ
がその露出したフローティングゲート３２２の部分から
フローティングゲート３２２中に注入される。チャージ
がフローティングゲート３２２に注入されると、そのチ
ャージの一部がさらに第２の絶縁層３２６に向かい、第
２の絶縁層３２６にトラップされることとなる。その結
果、書換え可能回数（endurance特性）が低下する。
【００４３】しかし、本実施の形態においては、サイド
ウオール絶縁層４２，４４，４６を形成するための絶縁
層４０のエッチングの際において、コントロールゲート
２８によって覆われていない第４の絶縁層２４の上にお
いて、絶縁層４０を残存させ第３の絶縁層４８を形成し
ている。第３の絶縁層４８は、第１のサイドウオール絶
縁層４２と第２のサイドウオール絶縁層４４とに連続し
ている。これにより、フローティングゲート２２の側縁
部の上部２２ｃが露出しない。このため、絶縁層４０の
エッチングの際に生じるプロセス・インデュースト・チ
ャージ（Process Induced Charge）がフローティングゲ
ート２２内に注入されるのを抑えることができる。その
結果、第２の絶縁層２６にそのチャージがトラップされ
るのを抑えることができ、書換え可能回数特性（endura
nce特性）の向上を図ることができる。
ウオール絶縁層４２，４４，４６を形成するための絶縁
層４０のエッチングの際において、コントロールゲート
２８によって覆われていない第４の絶縁層２４の上にお
いて、絶縁層４０を残存させ第３の絶縁層４８を形成し
ている。第３の絶縁層４８は、第１のサイドウオール絶
縁層４２と第２のサイドウオール絶縁層４４とに連続し
ている。これにより、フローティングゲート２２の側縁
部の上部２２ｃが露出しない。このため、絶縁層４０の
エッチングの際に生じるプロセス・インデュースト・チ
ャージ（Process Induced Charge）がフローティングゲ
ート２２内に注入されるのを抑えることができる。その
結果、第２の絶縁層２６にそのチャージがトラップされ
るのを抑えることができ、書換え可能回数特性（endura
nce特性）の向上を図ることができる。
【００４４】［半導体装置］ （デバイスの構造）実施の形態に係る半導体装置につい
て説明する。図１は、実施の形態に係る半導体装置の断
面を模式的に示す断面図である。
て説明する。図１は、実施の形態に係る半導体装置の断
面を模式的に示す断面図である。
【００４５】半導体装置１０００は、不揮発性メモリト
ランジスタ（以下「メモリトランジスタ」という）１０
０と、ＭＩＳトランジスタ２００とを有する。メモリト
ランジスタ１００は、ソース領域１４と、ドレイン領域
１６と、ゲート絶縁層として機能する第１の絶縁層２０
とを有する。ソース領域１４およびドレイン領域１６
は、ｎ型トランジスタを例にとると、Ｐ型のシリコン基
板１０内に形成されたｎ + 型不純物拡散層からなる。第
１の絶縁層２０は、シリコン基板１０の表面に形成され
ている。
ランジスタ（以下「メモリトランジスタ」という）１０
０と、ＭＩＳトランジスタ２００とを有する。メモリト
ランジスタ１００は、ソース領域１４と、ドレイン領域
１６と、ゲート絶縁層として機能する第１の絶縁層２０
とを有する。ソース領域１４およびドレイン領域１６
は、ｎ型トランジスタを例にとると、Ｐ型のシリコン基
板１０内に形成されたｎ + 型不純物拡散層からなる。第
１の絶縁層２０は、シリコン基板１０の表面に形成され
ている。
【００４６】第１の絶縁層２０の上には、フローティン
グゲート２２と、第４の絶縁層２４とが順次形成されて
いる。第４の絶縁層２４は、中央部から側端部へ向けて
その膜厚が薄くなる構造を有する。このため、フローテ
ィングゲート２２の側縁部の上部２２ｂは、鋭角に形成
されている。その結果、フローティングゲート２２の側
縁部の上部２２ｂで電界集中が起きやすいようになって
いる。
グゲート２２と、第４の絶縁層２４とが順次形成されて
いる。第４の絶縁層２４は、中央部から側端部へ向けて
その膜厚が薄くなる構造を有する。このため、フローテ
ィングゲート２２の側縁部の上部２２ｂは、鋭角に形成
されている。その結果、フローティングゲート２２の側
縁部の上部２２ｂで電界集中が起きやすいようになって
いる。
【００４７】第２の絶縁層２６は、第４の絶縁層２４の
上面、フローティングゲート２２の側面およびシリコン
基板１０の表面を覆うように形成されている。この第２
の絶縁層２６は、いわゆるトンネル絶縁層として機能す
る。
上面、フローティングゲート２２の側面およびシリコン
基板１０の表面を覆うように形成されている。この第２
の絶縁層２６は、いわゆるトンネル絶縁層として機能す
る。
【００４８】この第２の絶縁層２６の上面上には、コン
トロールゲート２８が形成されている。コントロールゲ
ート２８の上には、必要に応じて、シリサイド層（図示
せず）を形成してもよい。シリサイド層の材質として
は、たとえば、タングステンシリサイド，モリブデンシ
リサイド，チタンシリサイド，コバルトシリサイドを挙
げることができる。
トロールゲート２８が形成されている。コントロールゲ
ート２８の上には、必要に応じて、シリサイド層（図示
せず）を形成してもよい。シリサイド層の材質として
は、たとえば、タングステンシリサイド，モリブデンシ
リサイド，チタンシリサイド，コバルトシリサイドを挙
げることができる。
【００４９】フローティングゲート２２の側壁には、第
１のサイドウオール絶縁層４２が形成されている。フロ
ーティングゲート２２の上方におけるコントロールゲー
ト２８の側壁には、第２のサイドウオール絶縁層４４が
形成されている。第１のサイドウオール絶縁層４２と第
２のサイドウオール絶縁層４４との間（コントロールゲ
ート２８によって覆われていない第４の絶縁層２４の
上）において、第３の絶縁層４８が形成されている。第
３の絶縁層４８は、第１のサイドウオール絶縁層４２と
第２のサイドウオール絶縁層４４とに連続している。つ
まり、第１のサイドウオール絶縁層４２と第２のサイド
ウオール絶縁層４４とは、第３の絶縁層４８を介して連
続している。
１のサイドウオール絶縁層４２が形成されている。フロ
ーティングゲート２２の上方におけるコントロールゲー
ト２８の側壁には、第２のサイドウオール絶縁層４４が
形成されている。第１のサイドウオール絶縁層４２と第
２のサイドウオール絶縁層４４との間（コントロールゲ
ート２８によって覆われていない第４の絶縁層２４の
上）において、第３の絶縁層４８が形成されている。第
３の絶縁層４８は、第１のサイドウオール絶縁層４２と
第２のサイドウオール絶縁層４４とに連続している。つ
まり、第１のサイドウオール絶縁層４２と第２のサイド
ウオール絶縁層４４とは、第３の絶縁層４８を介して連
続している。
【００５０】また、ドレイン領域１６端におけるコント
ロールゲート２８の側壁には、第３のサイドウオール絶
縁層４６が形成されている。
ロールゲート２８の側壁には、第３のサイドウオール絶
縁層４６が形成されている。
【００５１】ＭＩＳトランジスタ２００は、ゲート絶縁
層２１０と、ゲート電極２２０と、ソース領域２３０
と、ドレイン領域２４０とを有する。ゲート電極２２０
の側壁において、サイドウオール絶縁層２５０が形成さ
れている。
層２１０と、ゲート電極２２０と、ソース領域２３０
と、ドレイン領域２４０とを有する。ゲート電極２２０
の側壁において、サイドウオール絶縁層２５０が形成さ
れている。
【００５２】そして、ＭＩＳトランジスタ２００の製造
工程の一部は、メモリトランジスタ１００の製造工程と
共用することができる。図１において、メモリトランジ
スタ１００の第２の絶縁層２６を形成する工程と同一工
程で、ＭＩＳトランジスタ２００のゲート絶縁層２１０
を形成することができる。例えば、図示しないが、メモ
リトランジスタ１００の第２の絶縁層２６が、熱酸化
膜、高温酸化膜（ＨＴＯ膜）、熱酸化膜の３層構造で構
成されている場合、上層の熱酸化膜とＭＩＳトランジス
タ２００のゲート絶縁層２１０とは、同一工程で形成さ
れることができる。また、メモリトランジスタ１００の
コントロールゲート２８と、ＭＩＳトランジスタ２００
のゲート電極２２０とは、同一工程で形成されることが
できる。
工程の一部は、メモリトランジスタ１００の製造工程と
共用することができる。図１において、メモリトランジ
スタ１００の第２の絶縁層２６を形成する工程と同一工
程で、ＭＩＳトランジスタ２００のゲート絶縁層２１０
を形成することができる。例えば、図示しないが、メモ
リトランジスタ１００の第２の絶縁層２６が、熱酸化
膜、高温酸化膜（ＨＴＯ膜）、熱酸化膜の３層構造で構
成されている場合、上層の熱酸化膜とＭＩＳトランジス
タ２００のゲート絶縁層２１０とは、同一工程で形成さ
れることができる。また、メモリトランジスタ１００の
コントロールゲート２８と、ＭＩＳトランジスタ２００
のゲート電極２２０とは、同一工程で形成されることが
できる。
【００５３】（メモリセルの動作方法）次に、本発明の
半導体装置を構成するメモリトランジスタ１００の動作
方法の一例について、図１を参照して説明する。
半導体装置を構成するメモリトランジスタ１００の動作
方法の一例について、図１を参照して説明する。
【００５４】図１において、Ｖｃはコントロールゲート
２８に印加される電圧を示し、Ｖｓはソース領域１４に
印加される電圧を示し、Ｖｄはドレイン領域１６に印加
される電圧を示し、ＶｓｕｂはＰ型のシリコン基板１０
に印加される電圧を示す。
２８に印加される電圧を示し、Ｖｓはソース領域１４に
印加される電圧を示し、Ｖｄはドレイン領域１６に印加
される電圧を示し、ＶｓｕｂはＰ型のシリコン基板１０
に印加される電圧を示す。
【００５５】このメモリトランジスタ１００を動作させ
る場合には、データの書き込み時には、ソース領域１４
とドレイン領域１６間にチャネル電流を流し、電荷（ホ
ットエレクトロン）をフローティングゲート２２に注入
する。データの消去時には、所定の高電圧をコントロー
ルゲート２８に印加し、ＦＮ伝導によってフローティン
グゲート２２に蓄積された電荷をコントロールゲート２
８に移動させる。以下に、各動作の一例について述べ
る。
る場合には、データの書き込み時には、ソース領域１４
とドレイン領域１６間にチャネル電流を流し、電荷（ホ
ットエレクトロン）をフローティングゲート２２に注入
する。データの消去時には、所定の高電圧をコントロー
ルゲート２８に印加し、ＦＮ伝導によってフローティン
グゲート２２に蓄積された電荷をコントロールゲート２
８に移動させる。以下に、各動作の一例について述べ
る。
【００５６】まず、書き込み動作について具体的に述べ
る。なお、矢印Ａ１は、書き込み時の電子の流れを示
す。
る。なお、矢印Ａ１は、書き込み時の電子の流れを示
す。
【００５７】データの書き込み動作においては、ドレイ
ン領域１６に対してソース領域１４を高電位にし、必要
に応じてコントロールゲート２８に所定電位を印加す
る。これにより、ドレイン領域１６付近で発生するホッ
トエレクトロンは、フローティングゲート２２に向かっ
て加速され、第１の絶縁層２０を介してフローティング
ゲート２２に注入され、データの書き込みがなされる。
ン領域１６に対してソース領域１４を高電位にし、必要
に応じてコントロールゲート２８に所定電位を印加す
る。これにより、ドレイン領域１６付近で発生するホッ
トエレクトロンは、フローティングゲート２２に向かっ
て加速され、第１の絶縁層２０を介してフローティング
ゲート２２に注入され、データの書き込みがなされる。
【００５８】この書き込み動作では、例えば、コントロ
ールゲート２８の電位（Ｖｃ）を２Ｖ、ソース領域１４
の電位（Ｖｓ）を１０．５Ｖ、ドレイン領域１６の電位
（Ｖｄ）を０．８Ｖとする。また、シリコン基板１０の
電位（Ｖｓｕｂ）を０Ｖとする。
ールゲート２８の電位（Ｖｃ）を２Ｖ、ソース領域１４
の電位（Ｖｓ）を１０．５Ｖ、ドレイン領域１６の電位
（Ｖｄ）を０．８Ｖとする。また、シリコン基板１０の
電位（Ｖｓｕｂ）を０Ｖとする。
【００５９】次に、消去動作について具体的に説明す
る。なお、矢印Ｂ１は、消去時の電子の流れを示す。
る。なお、矢印Ｂ１は、消去時の電子の流れを示す。
【００６０】消去動作においては、ソース領域１４およ
びドレイン領域１６の電位に対してコントロールゲート
２８の電位を高くする。これにより、フローティングゲ
ート２２内に蓄積された電荷は、フローティングゲート
２２の側縁部の上部２２ｂからＦＮ伝導によって第２の
絶縁層２６を突き抜けてコントロールゲート２８に放出
されて、データが消去される。
びドレイン領域１６の電位に対してコントロールゲート
２８の電位を高くする。これにより、フローティングゲ
ート２２内に蓄積された電荷は、フローティングゲート
２２の側縁部の上部２２ｂからＦＮ伝導によって第２の
絶縁層２６を突き抜けてコントロールゲート２８に放出
されて、データが消去される。
【００６１】この消去動作では、例えば、コントロール
ゲート２８の電位（Ｖｃ）を１１．５Ｖとし、ソース領
域１４およびドレイン領域１６の電位ＶｓおよびＶｄを
０Ｖとし、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖ
とする。
ゲート２８の電位（Ｖｃ）を１１．５Ｖとし、ソース領
域１４およびドレイン領域１６の電位ＶｓおよびＶｄを
０Ｖとし、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖ
とする。
【００６２】次に読み出し動作について具体的に説明す
る。なお、矢印Ｃ１は、読み出し時の電子の流れを示
す。
る。なお、矢印Ｃ１は、読み出し時の電子の流れを示
す。
【００６３】読み出し動作においては、ソース領域１４
に対してドレイン領域１６を高電位とし、コントロール
ゲート２８に所定の電圧を印加することにより、チャネ
ルの形成の有無によって書き込まれたデータの判定がな
される。すなわち、フローティングゲート２２に電荷が
注入されていると、フローティングゲート２２の電位が
低くなるため、チャネルが形成されず、ドレイン電流が
流れない。逆に、フローティングゲート２２に電荷が注
入されていないと、フローティングゲート２２の電位が
高くなるため、チャネルが形成されてドレイン電流が流
れる。そこで、ドレイン領域１６から流れる電流をセン
スアンプによって検出することにより、メモリトランジ
スタ１００のデータを読み出すことができる。
に対してドレイン領域１６を高電位とし、コントロール
ゲート２８に所定の電圧を印加することにより、チャネ
ルの形成の有無によって書き込まれたデータの判定がな
される。すなわち、フローティングゲート２２に電荷が
注入されていると、フローティングゲート２２の電位が
低くなるため、チャネルが形成されず、ドレイン電流が
流れない。逆に、フローティングゲート２２に電荷が注
入されていないと、フローティングゲート２２の電位が
高くなるため、チャネルが形成されてドレイン電流が流
れる。そこで、ドレイン領域１６から流れる電流をセン
スアンプによって検出することにより、メモリトランジ
スタ１００のデータを読み出すことができる。
【００６４】読み出し動作においては、例えば、コント
ロールゲート２８の電位（Ｖｃ）は３．０Ｖとし、ソー
ス領域１４の電位（Ｖｓ）を０Ｖとし、ドレイン領域１
６の電位（Ｖｄ）を１Ｖとし、シリコン基板１０（Ｖｓ
ｕｂ）を０Ｖとする。
ロールゲート２８の電位（Ｖｃ）は３．０Ｖとし、ソー
ス領域１４の電位（Ｖｓ）を０Ｖとし、ドレイン領域１
６の電位（Ｖｄ）を１Ｖとし、シリコン基板１０（Ｖｓ
ｕｂ）を０Ｖとする。
【００６５】［エンベデット半導体装置への適用例］半
導体装置は、他の回路領域を含んでいてもよい。他の回
路領域としては、ロジック回路、インターフェイス回
路、ゲートアレイ回路、メモリ回路（たとえばＲＡＭ，
ＲＯＭ）、プロセッサ（たとえばＲＩＳＣ）または各種
ＩＰ（Intellectual Property）マクロなどの回路、あ
るいはその他のディジタル回路、アナログ回路などを挙
げることができる。
導体装置は、他の回路領域を含んでいてもよい。他の回
路領域としては、ロジック回路、インターフェイス回
路、ゲートアレイ回路、メモリ回路（たとえばＲＡＭ，
ＲＯＭ）、プロセッサ（たとえばＲＩＳＣ）または各種
ＩＰ（Intellectual Property）マクロなどの回路、あ
るいはその他のディジタル回路、アナログ回路などを挙
げることができる。
【００６６】具体的には、次のエンベデット半導体装置
が可能である。図６は、上記実施の形態の半導体装置が
適用された、エンベデット半導体装置のレイアウトを示
す模式図である。この例では、エンベデット半導体装置
２０００は、フラッシュメモリ９０と、ＳＲＡＭメモリ
９２と、ＲＩＳＣ９４と、アナログ回路９６と、インタ
ーフェイス回路９８とがＳＯＧ（Sea of Gate）に混
載されている。メモリトランジスタ１００は、フラッシ
ュメモリ９０の構成要素である。ＭＩＳトランジスタ２
００は、フラッシュメモリ９０の周辺回路の構成要素と
することができる。また、ＭＩＳトランジスタ２００
は、上記の他の回路領域における構成要素とすることも
できる。
が可能である。図６は、上記実施の形態の半導体装置が
適用された、エンベデット半導体装置のレイアウトを示
す模式図である。この例では、エンベデット半導体装置
２０００は、フラッシュメモリ９０と、ＳＲＡＭメモリ
９２と、ＲＩＳＣ９４と、アナログ回路９６と、インタ
ーフェイス回路９８とがＳＯＧ（Sea of Gate）に混
載されている。メモリトランジスタ１００は、フラッシ
ュメモリ９０の構成要素である。ＭＩＳトランジスタ２
００は、フラッシュメモリ９０の周辺回路の構成要素と
することができる。また、ＭＩＳトランジスタ２００
は、上記の他の回路領域における構成要素とすることも
できる。
【００６７】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図１】実施の形態に係る半導体装置の断面を模式的に
示す断面図である。
示す断面図である。
【図２】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図５】実施の形態の半導体装置の製造方法における作
用効果を説明するための比較例に係る半導体装置を模式
的に示す断面図である。
用効果を説明するための比較例に係る半導体装置を模式
的に示す断面図である。
【図６】上記実施の形態の半導体装置が適用された、エ
ンベデット半導体装置のレイアウトを示す模式図であ
る。
ンベデット半導体装置のレイアウトを示す模式図であ
る。
【図７】不揮発性メモリトランジスタを含む半導体装置
の従来の一例を模式的に示す断面図である。
の従来の一例を模式的に示す断面図である。
１０ シリコン基板 １２ 素子分離領域 １４ ソース領域 １６ ドレイン領域 ２０ 第１の絶縁層（酸化シリコン層） ２２ フローティングゲート ２２ａ ポリシリコン層 ２２ｂ，２２ｃ フローティングゲートの周縁部の上部 ２４ 第４の絶縁層 ２６ 第２の絶縁層（酸化シリコン層） ２８ コントロールゲート ２８ａ ポリシリコン層 ３０ 第３の絶縁層 ４０ 絶縁層 ４２ 第１のサイドウオール絶縁層 ４４ 第２のサイドウオール絶縁層 ４６ 第３のサイドウオール絶縁層 ４８ 第３の絶縁層 １００ メモリトランジスタ ２００ ＭＩＳトランジスタ ２１０ ゲート絶縁層 ２２０ ゲート電極 ２３０ ソース領域 ２４０ ドレイン領域 ２５０ サイドウオール絶縁層 １０００ 半導体装置
フロントページの続き Ｆターム(参考） 5F001 AA09 AA21 AA22 AA25 AA33 AA63 AB03 AC06 AE02 AE03 AE08 AF07 AG02 AG07 AG10 AG28 AG40 5F083 EP03 EP14 EP24 EP53 EP57 ER02 ER17 ER22 GA21 JA35 JA53 PR03 PR05 PR07 PR09 PR12 PR29 PR43 PR44 PR53 PR54 ZA04 ZA05 ZA06 ZA07 ZA12 ZA13 ZA14 ZA15 5F101 BA03 BA04 BA07 BA15 BA24 BA36 BB04 BC11 BE02 BE05 BE07 BF03 BH03 BH13 BH14 BH19 BH21
Claims (14)
- 【請求項１】 （ａ）半導体層の上に、ゲート絶縁層と
して機能する、第１の絶縁層を形成する工程、（ｂ）前
記第１の絶縁層の上に、所定のパターンを有するフロー
ティングゲートを形成する工程、（ｃ）前記フローティ
ングゲートの少なくとも一部と接触し、トンネル絶縁層
として機能する、第２の絶縁層を形成する工程、（ｄ）
前記第２の絶縁層の上に、所定のパターンを有するコン
トロールゲートを形成する工程、（ｅ）前記半導体層内
に、ソース領域またはドレイン領域を構成する不純物拡
散層を形成する工程、（ｆ）前記コントロールゲートお
よび前記フローティングゲートを含む半導体層の上に、
絶縁層を堆積する工程、および（ｇ）前記絶縁層をエッ
チングして、少なくとも、前記フローティングゲートの
側方において第１のサイドウオール絶縁層を形成し、前
記フローティングゲートの上方におけるコントロールゲ
ートの側方において第２のサイドウオール絶縁層を形成
する工程を含み、 前記工程（ｇ）は、前記第１のサイドウオール絶縁層と
前記第２のサイドウオール絶縁層との間であって、前記
フローティングゲートの上方において前記絶縁層を残存
させて、前記フローティングゲートが露出しないように
行われる、不揮発性メモリトランジスタを有する半導体
装置の製造方法。 - 【請求項２】 請求項１において、 前記第１のサイドウオール絶縁層と前記第２のサイドウ
オール絶縁層とは、残存した絶縁層を介して連続してい
る、不揮発性メモリトランジスタを有する半導体装置の
製造方法。 - 【請求項３】 請求項１または２において、 前記工程（ｄ）の後において、前記フローティングゲー
トの側縁部の上部における絶縁層の厚さは、前記第２の
絶縁層の厚さ以上である、不揮発性メモリトランジスタ
を有する半導体装置の製造方法。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記工程（ｇ）における絶縁層のエッチングは、ドライ
エッチングにより行われる、不揮発性メモリトランジス
タを有する半導体装置の製造方法。 - 【請求項５】 請求項１〜３のいずれかにおいて、 前記工程（ｇ）における絶縁層のエッチングは、ドライ
エッチングおよびウエットエッチングを併用して行われ
る、不揮発性メモリトランジスタを有する半導体装置の
製造方法。 - 【請求項６】 ＭＩＳ型トランジスタと、フローティン
グゲート及びコントロールゲートを備えた不揮発性メモ
リトランジスタとを有する半導体装置の製造方法であっ
て、（ａ）半導体層の上方にフローティングゲートを形
成する工程、（ｂ）前記不揮発性メモリトランジスタの
少なくともトンネル絶縁層の一部として機能する第１の
絶縁層を形成する工程、（ｃ）前記フローティングゲー
トの上方の一部から前記半導体層の上方の一部にかけ
て、コントロールゲートを形成する工程、（ｄ）前記不
揮発性メモリトランジスタ及び前記ＭＩＳ型トランジス
タを含む半導体層の上方に第２の絶縁層を形成する工
程、（ｅ）前記第２の絶縁層にエッチング工程を施し
て、少なくとも前記ＭＩＳ型トランジスタにサイドウオ
ールを形成する工程を含み、 前記工程（ｅ）において、前記エッチング工程は、少な
くとも前記フローティングゲートが露出しないように行
われる、不揮発性メモリトランジスタを有する半導体装
置の製造方法。 - 【請求項７】 請求項６において、 前記工程（ｅ）において、前記エッチング工程は、少な
くとも前記フローティングゲートの上方に形成された前
記第１の絶縁層が露出しないように行われる、不揮発性
メモリトランジスタを有する半導体装置の製造方法。 - 【請求項８】 請求項６または７において、 前記工程（ｂ）は、前記第１の絶縁層を形成する工程と
同一工程で、前記ＭＩＳ型トランジスタのゲート絶縁層
を形成する工程である、不揮発性メモリトランジスタを
有する半導体装置の製造方法。 - 【請求項９】 請求項６〜８のいずれかにおいて、 前記工程（ｃ）は、前記コントロールゲートを形成する
工程と同一工程で、前記ＭＩＳ型トランジスタのゲート
電極を形成する工程である、不揮発性メモリトランジス
タを有する半導体装置の製造方法。 - 【請求項１０】 半導体層と、 前記半導体層上に、ゲート絶縁層としての第１の絶縁層
を介在させて配置されたフローティングゲートと、 前記フローティングゲートの少なくとも一部と接触し、
トンネル絶縁層として機能しうる第２の絶縁層と、 前記第２の絶縁層の上に形成されたコントロールゲート
と、 前記半導体層内に形成された、ソース領域またはドレイ
ン領域を構成する不純物拡散層と、を含み、 前記フローティングゲートの側方に、第１のサイドウオ
ール絶縁層が形成され、 前記フローティングゲートの上方におけるコントロール
ゲートの側方において、第２のサイドウオール絶縁層が
形成され、 前記第１のサイドウオール絶縁層と前記第２のサイドウ
オール絶縁層との間であって、前記フローティングゲー
トの上方において、第３の絶縁層が形成され、 前記第３の絶縁層は、前記第１のサイドウオール絶縁層
と前記第２のサイドウオール絶縁層とに連続している、
不揮発性メモリトランジスタを有する半導体装置。 - 【請求項１１】 請求項１０において、 前記第１のサイドウオール絶縁層と、前記第２のサイド
ウオール絶縁層と、前記第３の絶縁層とは、同一の材質
からなる、不揮発性メモリトランジスタを有する半導体
装置。 - 【請求項１２】 請求項１０または１１において、 前記フローティングゲートの側縁部の上部における前記
第３の絶縁層の厚さは、前記第２の絶縁層の厚さ以上で
ある、不揮発性メモリトランジスタを有する半導体装
置。 - 【請求項１３】 請求項１０〜１２のいずれかにおい
て、 さらに、他の回路領域が混載された、不揮発性メモリト
ランジスタを有する半導体装置。 - 【請求項１４】 請求項１３において、 前記回路領域は、少なくともロジック回路を含む、不揮
発性メモリトランジスタを有する半導体装置。
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|---|---|---|---|
| JP2001003959A JP3922341B2 (ja) | 2001-01-11 | 2001-01-11 | 不揮発性メモリトランジスタを有する半導体装置の製造方法 |
| US10/042,140 US6696340B2 (en) | 2001-01-11 | 2002-01-11 | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same |
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| KR101151035B1 (ko) | 2003-07-21 | 2012-06-08 | 매그나칩 반도체 유한회사 | 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 및 제작방법 |
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| US7214585B2 (en) * | 2003-05-16 | 2007-05-08 | Promos Technologies Inc. | Methods of fabricating integrated circuits with openings that allow electrical contact to conductive features having self-aligned edges |
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